数字集成电路

摘要： 针对现有集成电路老化故障定位方法中存在的故障定位精度低,定位耗时较长等问题,提出设计基于射频技术的数字集成电路老化故障智能定位系统。通过小波变换与神经网络组建激活函数型网络,通过频率域与时间域中信号识别电路老化故障,构建射频功率放大器,通过传感器发放定位信号至定位通道内,在射频功率放大器收到信号后,收集放电中信号,拟定波形图,实现数字集成电路老化故障坐标定位,以电流控制模块、中央处理器核心模块、射频模块等构建系统。实验证明:所提方法能够精确定位故障电路受损位置,且故障识别效果较好。

摘要： 全加器是数字集成电路中的核心部件,它能被应用于数字信号处理、图像和视频处理,它的工作速度、所占的芯片面积和功耗都直接影响其所在的数字系统的性能,所以优化全加器的设计是非常重要的。但是全加器的低功耗、高速度和小的芯片面积往往是矛盾的关系,所以需要三者之间进行折衷。本文基于CMOS的全加器优化设计进程进行了总结与分析,并在此基础上展望了未来全加器的发展趋势。

摘要： 近几年国家对集成电路产业的发展非常重视。为了支持国家集成电路产业的发展,高校针对集成电路专业模块的课程进行了建设。数字集成电路前端设计及其工程实践这门必修课程的地位非常重要。文章就近两年本门课程的教学情况进行了梳理和总结,详细描述了本门课程的教学内容和教学过程,并对进一步改进本门课程的教学内容和教学过程提出了一些思考与看法。

摘要： 集成电路技术的飞速发展对后端数字集成电路课程的教学方法和工具提出了新的要求。为了满足这一要求,本文提出了将最新的电子设计自动化(EDA)技术集成到整个课堂实践过程中的新思路。基于数字集成电路的理论和方法,针对早期集成电路设计教育和技术实践课程的不足,探讨引入 EDA 技术对课程的改进和实验教育效果。近年来的教育实践中,应用 EDA 技术改革后端数字集成电路实验课程的教育,激发了学生的学习兴趣,同时对加深学生的知识也起到了积极的作用,了解基本思想并改进集成电路设计。本文将结合实际,浅谈 EDA 技术在数字集成电路后端实验教学改革中应用研究。

摘要： 针对MobileNetV2的瓶颈模块,进行了专用处理器芯片的设计方案研究;在卷积层融合模式和可配置方块结构的基础上,针对瓶颈模块卷积提出了一种能够动态分配计算力的流水作业结构;然后设计了一个对应的分析框架,提出了一个设计空间,并采用软件模拟器遍历比较了此空间内各种方案的性能,分析得出了最优参数选择的规律;通过硬件行为仿真验证了结论的有效性.该研究可以帮助系统芯片设计者根据自身的资源限制和性能需求选择或者设计合适的MobileNetV2处理器IP设计方案,还为处理器自动设计提供了一种思路.

摘要： 设计一种基于微处理器嵌入结构的数字集成电路测试系统;该系统在保留了传统数字集成电路测试系统使用的布尔差分算法的基础上,将布尔差分算法形成的中间大数据进行模糊神经网络的进一步分析,使得布尔差分算法获得可测故障捕捉结果的同时,将不可测故障进行充分捕捉;最终设计一款提供30×30固定快插式引脚且运行在最大750 MHz频率上的数字集成电路测试系统;经过实测,发现升级后算法在测试敏感度和特异度方面均获得提升;该技术革新成果将对高复杂度硬件系统的测试工作带来显著的效率提升.

摘要： 数字集成电路在应用期间,存在相关设计原理不清晰、应用混乱等问题,本文以数字集成电路的设计原理和使用为研究对象,提出相关的使用措施和设计原理中的设计规范,以期为相关设计和使用人员提供理论支撑和参考.

摘要： 探索应用型本科院校中数字集成电路课程的教学模式,文中阐述了项目式教学方法,构建全新的理论实践相结合的教学模式,从知识体系、教学模式到直播授课入手,提高学生对知识的掌握和应用.

摘要： 本文通过对数字集成电路测试系统的结构进行分析,结合数字集成电路系统测试技术阐述数字集成电路系统测试技术的应用以及数字集成电路测试技术的未来发展趋势,进一步了解集成电路测试技术。

摘要： 集成电路技术的飞速发展,对数字集成电路后端课程的教学方法和手段提出新的要求.为适应这种要求,提出将现代电子设计自动化(EDA)技术纳入教学实践全过程的新思路.基于数字集成电路的理论和方法,针对集成电路后端设计及其工程实践课程前期教学存在的不足,通过引入EDA技术的方式对改善课程和实验教学效果进行探讨.近几年的教学实践表明,应用EDA技术对数字集成电路后端实验课程教学进行改革,对激发学生的学习兴趣起到积极作用,同时还可加深学生对基本概念的理解和提高学生集成电路设计的动手能力.

摘要： 本文从集成电路的失效模式、电路特点、老炼设备特点、老炼试验的要求等方面进行深入探讨,分析了其失效机理以及激发条件，指出对功能复杂的CMOS数字集成电路，应综合利用测试资源、静态老炼、动态老炼、合理考虑负载电阻、动态老炼与合理利用瞬态大电流效应相结合，这样才有可能最大限度地剔除影响电路长期可靠性的缺陷，最大限度地剔除早期失效器件。

摘要： 随着数字电路测试系统测试速度的不断提高,测试周期越来越短,测试系统本身各种时间参量上的指标也随之不断提高.高端系统的边沿置放精度已经能达到百皮秒级.为了更准确地评估测试系统时间参量上的性能,本文分析了数字集成电路测试系统管脚时间同步误差形成的原因,并介绍了一种以时域反射技术(TDR)为基础的解决方法.

摘要： 本文提出了一种可以根据电路设计文档为集成电路复杂的互连结构建立三维电磁场模型.针对数字或混合工艺的1PxM集成电路,以电路的GDS版图为原始材料,利用制程工艺文件中的几何和物理信息,还原出芯片的完整三维结构,在ANSYS Q3D中建立芯片的电磁场模型.使用此建模方法,可以使对芯片进行精确的高频电磁分析变得方便,并使集成电路设计平台与ANSYS分析平台得以更好的结合,为集成电路电磁兼容仿真开辟了另一种可行的途径.

摘要： 在移动便携设备领域,可穿戴电子设备和植入式医疗电子设备等越来越多地出现,这些新兴的低压低功耗设备迫切需要高效的能量管理方式,以延长设备的工作时间或寿命.本文着眼于减小这些移动装置中核心集成电路的能量消耗,设计了一种能实现最小能量点追踪(Minimum Energy Point Tracking,MEPT)功能的Buck型电源管理电路,能有效降低集成电路的能量消耗,提高能量利用效率.本文首先论证了最小能量点的存在,在提出斜坡追踪算法、介绍最小能量管理电路系统结构的基础上,给出了在65nm标准CMOS工艺下的仿真结果.仿真结果显示本文提出的具有最小能量点追踪功能的新型电源管理电路能够完成对数字集成电路最小能量点的追踪.

摘要： 设计错误注入在数字集成电路验证中广泛应用,可用于评估验证质量和指导激励生成.首先介绍设计错误注入验证方法的基本原理,然后介绍设计错误注入验证领域的主要研究方向,以及这些研究工作针对设计错误注入验证方法的3个最基本问题:设计错误模型选择、设计错误注入和针对设计错误的激励生成所提出的解决方法.

摘要： 数字集成电路设计普遍采用层次化设计与布局方法,该方法简化了集成电路设计复杂性的同时也给逆向分析带来了方便,版图打散布局方法可以有效地提升逆向分析的难度.运用区域增长算法,通过统计模块内单元间距进而对单元实施区域增长,将模块内的单元分成若干簇数,根据模块内单元总数及簇的数量对版图布局离散度进行综合分析的方法.该算法分析应用于流片生产之前,准确分柝出芯片版图布局离散度,对于芯片安全性具有重要的使用价值.

摘要： 数字集成电路规模的不断增大，时钟网络的结构越来越复杂，时钟树变得更加稠密，时钟偏差和时钟抖动引起的时序问题越来越严重。根据共享存储体的时序路径的特点和SRAM的分布特点,考虑各类时序路径的数据通路的延时情况,利用时钟正偏差解决时序路径的建立时间违例,同时利用时钟负偏差解决时序路径的保持时间违例.在时钟树的实现上,将时钟树的子树进行分别设计,采用了手动设计和工具自动综合相结合的方法.在时钟布线上,采用多种布线方法相结合的手段,最终消除了时钟线上的串扰,保证了时钟信号的质量.

摘要： 本文提出了一种基于PSM调制模式的自适应电压调节器.使用改进的PSM模式以及延迟线检测构建了自适应电压调节DC-DC变换器并用于数字负载供电.改进后的PSM模式具有恒定的导通能量,输出电压纹波得到了改善.整个电路在在标准0.18 μm CMOS工艺下仿真表明该电路能够自适应调节变换器的输出电压.变换器在轻负载下效率高、响应速度快,输出的电压具有较小的纹波.

摘要： 本文提出了一种基于PSM调制模式的自适应电压调节器.使用改进的PSM模式以及延迟线检测构建了自适应电压调节DC-DC变换器并用于数字负载供电.改进后的PSM模式具有恒定的导通能量,输出电压纹波得到了改善.整个电路在在标准0.18 μm CMOS工艺下仿真表明该电路能够自适应调节变换器的输出电压.变换器在轻负载下效率高、响应速度快,输出的电压具有较小的纹波.

摘要： 本文提出了一种基于PSM调制模式的自适应电压调节器.使用改进的PSM模式以及延迟线检测构建了自适应电压调节DC-DC变换器并用于数字负载供电.改进后的PSM模式具有恒定的导通能量,输出电压纹波得到了改善.整个电路在在标准0.18 μm CMOS工艺下仿真表明该电路能够自适应调节变换器的输出电压.变换器在轻负载下效率高、响应速度快,输出的电压具有较小的纹波.

摘要： 本发明实施例提供一种应用于数字集成电路的ESD检测装置、集成电路及方法。本申请装置，包括：校验读控制模块，配置为发起对触发器集合模块的读操作；校验运算模块，配置为接收所述触发器集合模块根据所述读操作所传输的触发器值，根据所述触发器值进行校验计算，并根据所述校验计算结果与历史校验计算结果的比较确定是否存在ESD超限。本申请采用简单的电路结构对ESD超限进行检测，无需占用外部主控制器的资源，从而不会影响其他操作，且提高效率，能够实时的发现ESD超限。

摘要： 本发明提供了一种数字集成电路的扫描链测试方法及系统，方法包括将切换向量和输入数据向量按照预设规则转换为组合向量，进而根据组合向量生成组合信号并输入到数字集成电路，然后在数字集成电路内对组合信号进行分离，得到切换信号和输入数据信号，进而进行扫描链测试。通过将原来的两个信号组合为一个信号输入到数字集成电路，减少了一个PAD端口的需求量，因此，只需要三个PAD端口即可进行扫描链测试，具体的，一个PAD端口用于输入组合信号，一个PAD端口用于输入系统时钟，最后一个PAD端口用于扫描链的输出信号的输出。提高了只有三个PAD端口的数字集成电路的测试覆盖率与可观测性，进而提高了量产测试的质量。

摘要： 本申请实施例提供一种数字集成电路测试装置和数字集成电路测试系统。包括所述数字集成电路测试装置包括储存模块、控制模块和通道切换模块。所述储存模块包括多个单通道储存单元。所述控制模块包括多个单通道控制电路。所述多个单通道储存单元和所述多个单通道控制电路一一对应连接。每个所述单通道控制电路和与其连接的单通道储存单元构成一个单通道资源组。所述通道切换模块与所述多个单通道控制电路连接，因此每个通道的对应连接关系可以根据需求改变；每个通道的初始化数据和控制程序可以差异化设置，从而提高了所述数字集成电路测试装置使用的灵活性。

摘要： 本发明实施例提供一种应用于数字集成电路的ESD检测装置、集成电路及方法。本申请装置，包括：校验读控制模块，配置为发起对触发器集合模块的读操作；校验运算模块，配置为接收所述触发器集合模块根据所述读操作所传输的触发器值，根据所述触发器值进行校验计算，并根据所述校验计算结果与历史校验计算结果的比较确定是否存在ESD超限。本申请采用简单的电路结构对ESD超限进行检测，无需占用外部主控制器的资源，从而不会影响其他操作，且提高效率，能够实时的发现ESD超限。

摘要： 本申请涉及多时钟域的数字测试电路和数字集成电路测试系统，多时钟域的数字测试电路包括：第一高精度时钟发生器、背板时钟总线接口、第一时钟选择单元、时钟输出通道；第一高精度时钟发生器的输出端和背板时钟总线接口的输出端分别和第一时钟选择单元的两个输入端电连接，第一时钟选择单元的输出端和时钟输出通道的输入端电连接；第一高精度时钟发生器用于生成第一时钟域的时钟信号；背板时钟总线接口用于从背板时钟总线获取第二时钟域的时钟信号，两者为非同步的时钟域；第一时钟选择单元用于选择其中一个时钟域的信号输出到时钟输出通道。本申请解决了数字测试系统无法满足高精度、多时钟域的测试需求的问题，实现了高精度、多时钟域的测试。

摘要： 本发明涉及一种大规模数字集成电路的板方式程控电压拉偏试验电路，包括电源模块、第一数控电位器、第二数控电位器、第一继电器、第二继电器、第三继电器、第一电阻、第二电阻、第三电阻、指令控制模块，电源模块的第一控制端与第一数控电位器的可调电阻端连接，电源模块的第二控制端与第一继电器的输出端连接，第一继电器的第一输入端与第二数控电位器的可调电阻端连接，第一继电器的第一输入端与第二继电器的输出端连接。本发明通过电源模块、数控电位器、继电器、电阻和指令控制模块间配合，实现大规模数字电路板方式拉偏试验中拉偏电压的自动化控制，无需携带大体积的专用仪表，因此便携性更优。

摘要： 本申请涉及一种电源转换电路和数字集成电路测试系统，其中，电源转换电路包括：第一AC‑DC转换模块和第一DC‑DC转换模块；其中，第一AC‑DC转换模块的输入端与交流供电端电性连接，输出端与第一DC‑DC转换模块的输入端电性连接，第一AC‑DC转换模块用于将交流供电端输出的交流电转换为第一预设电压值的直流电；第一DC‑DC转换模块包括依次串联的多个线性稳压单元，其中，多个线性稳压单元中每个线性稳压单元的电压降均不高于预设电压降值。通过本申请，解决了相关技术中电源转换电路的电源输出纹波大的问题，减小了电源转换电路的电源输出纹波。

摘要： 本申请实施例提供一种数字集成电路测试装置和数字集成电路测试系统。包括所述数字集成电路测试装置包括储存模块、控制模块和通道切换模块。所述储存模块包括多个单通道储存单元。所述控制模块包括多个单通道控制电路。所述多个单通道储存单元和所述多个单通道控制电路一一对应连接。每个所述单通道控制电路和与其连接的单通道储存单元构成一个单通道资源组。所述通道切换模块与所述多个单通道控制电路连接，因此每个通道的对应连接关系可以根据需求改变；每个通道的初始化数据和控制程序可以差异化设置，从而提高了所述数字集成电路测试装置使用的灵活性。

摘要： 本申请涉及多时钟域的数字测试电路和数字集成电路测试系统，多时钟域的数字测试电路包括：第一高精度时钟发生器、背板时钟总线接口、第一时钟选择单元、时钟输出通道；第一高精度时钟发生器的输出端和背板时钟总线接口的输出端分别和第一时钟选择单元的两个输入端电连接，第一时钟选择单元的输出端和时钟输出通道的输入端电连接；第一高精度时钟发生器用于生成第一时钟域的时钟信号；背板时钟总线接口用于从背板时钟总线获取第二时钟域的时钟信号，两者为非同步的时钟域；第一时钟选择单元用于选择其中一个时钟域的信号输出到时钟输出通道。本申请解决了数字测试系统无法满足高精度、多时钟域的测试需求的问题，实现了高精度、多时钟域的测试。

摘要： 本实用新型涉及一种大规模数字集成电路的板方式程控电压拉偏试验电路，包括电源模块、第一数控电位器、第二数控电位器、第一继电器、第二继电器、第三继电器、第一电阻、第二电阻、第三电阻、指令控制模块，电源模块的第一控制端与第一数控电位器的可调电阻端连接，电源模块的第二控制端与第一继电器的输出端连接，第一继电器的第一输入端与第二数控电位器的可调电阻端连接，第一继电器的第一输入端与第二继电器的输出端连接。本实用新型通过电源模块、数控电位器、继电器、电阻和指令控制模块间配合，实现大规模数字电路板方式拉偏试验中拉偏电压的自动化控制，无需携带大体积的专用仪表，因此便携性更优。