反相移位方式的制约竞争计数码电路

摘要

本发明公开一种反相移位方式的制约竞争计数码电路，主要包括两组预置开关逻辑电路、两组8位移位寄存器A、B及其移位开关、4个倒相器、1个4位码输出锁存器，每组预置开关与相应的移位寄存器连接，预置固定序列电位并锁存，A组8位寄存器预置固定序列01111111，B组8位寄存器预置固定序列00011100，每组8位移位寄存器的最高位经过倒相器与最低位首尾相接，计数脉冲接8位寄存器的CLK移位控制端口，移位寄存器B、A的第0位分别接4位码输出锁存器的低两位，移位寄存器B、A的第4位反相后，分别接4位码输出锁存器的高两位。经过初始化预置后，输入脉冲，通过反相移位可以实现计数，并输出制约竞争计数码。