一种基于并行快速FIR滤波器算法的卷积神经网络硬件加速器

摘要

本发明公开了一种基于并行快速FIR滤波器算法的卷积神经网络硬件加速器。本加速器主要由计算逻辑和存储单元两大部分构成，计算逻辑主要包含多用处理器，快速卷积单元以及由快速卷积单元构成的卷积计算阵列；存储单元包括像素存储器，权值缓存，附加存储器和片外动态存储器。本加速器可以在三个层面并行处理卷积神经网络的计算，分别是行(列)并行，层内并行和层间并行。由于本加速器可以适用在多种并行度的场合，所以可以非常高效地处理卷积神经网络的计算，并且能够达到可观的数据吞吐率。