将异步信号转换为同步信号的同步电路以及迭接同步电路

摘要

本发明提供一种用于将一异步信号转换为至少一同步信号的同步电路以及迭接同步电路。该同步电路包含信号控制电路、触发器电路、频率启用电路以及频率控制电路。该触发器电路耦接至该信号控制电路，该频率启用电路耦接至该信号控制电路以及该触发器电路，以及该频率控制电路耦接至该触发器电路以及该频率启用电路。该信号控制电路以及该频率控制电路能确保保持时间以及建立时间足够，以容许该触发器电路不论该异步信号如何均输出不具有毛刺的该同步信号。

说明书

技术领域

本发明关于电子电路，尤指一种用于将异步信号转换为同步信号的同步电路以及迭接(cascaded)同步电路。

背景技术

在某些集成电路(integrated circuit,IC)的设计中(例如用来控制记忆装置之运作的控制器电路)，异步信号在被传送至对应的功能区块前需被转换为同步信号。基于参考频率信号，同步电路可将异步信号转换为与该参考频率信号同步的输出信号。然而，在实作上，该同步电路的输出信号在某些情况下可能会出现毛刺(glitch)。例如，当该异步信号的边缘(edge)诸如上升边缘或下降边缘非常靠近该参考频率信号的触发边缘时，或者当该异步信号在该参考频率信号的触发边缘的时间点具有窄脉波时，该同步电路的输出信号会因为该异步信号的状态的不确定而受到影响，从而导致毛刺的产生。

发明内容

因此，本发明的一目的在于提供一种用于将异步信号转换为同步信号的同步电路以及迭接(cascaded)同步电路，以确保能在不产生任何毛刺(glitch)的情况下妥善地产生该同步信号。

本发明至少一实施例提供一种用于将一异步信号转换为至少一同步信号的同步电路，其中该同步电路可包含一信号控制电路、一触发器(flip-flop)电路、一频率启用电路以及一频率控制电路。该信号控制电路用来在该异步信号与该同步信号之间的差异被侦测到时锁存(latch)一内部输入信号的一逻辑值并且输出该内部输入信号。该触发器电路耦接至该信号控制电路，并且用来在一触发器频率信号的一转变边缘(transition edge)的时间点依据该内部输入信号输出该同步信号。该频率启用电路耦接至该信号控制电路以及该触发器电路，并且用来在该同步信号与该内部输入信号之间的差异被侦测到时启用一内部频率信号。该频率控制电路耦接至该触发器电路以及该频率启用电路，并且用来因应该内部频率信号的一脉波宽度输出该触发器频率信号。

本发明至少一实施例提供一种用于将一初始异步信号转换为一最终同步信号的迭接同步电路。该迭接同步电路可包含互相串连的一第一同步电路以及一第二同步电路，以及该第一同步电路以及该第二同步电路的每一同步电路用来基于一主频率信号将一异步信号转换为至少一同步信号。尤其，该第一同步电路基于该主频率信号将该初始异步信号转换为一暂时同步信号，以及该第二同步电路基于该主频率信号将该暂时同步信号转换为该最终同步信号。上述每一同步电路可包含一信号控制电路、一触发器电路、一频率启用电路以及一频率控制电路。该信号控制电路用来在该异步信号与该同步信号之间的差异被侦测到时锁存一内部输入信号的一逻辑值并且输出该内部输入信号。该触发器电路耦接至该信号控制电路，并且用来在一触发器频率信号的一转变边缘的时间点依据该内部输入信号输出该同步信号。该频率启用电路耦接至该信号控制电路以及该触发器电路，并且用来在该同步信号与该内部输入信号之间的差异被侦测到时启用一内部频率信号。该频率控制电路耦接至该触发器电路以及该频率启用电路，并且用来因应该内部频率信号的一脉波宽度输出该触发器频率信号。依据该迭接同步电路，不论该初始异步信号如何，该主频率信号与该最终同步信号之间的相位关系是固定的。

本发明的同步电路提供了稳固的运作机制，不论异步信号如何，均能确保该同步电路产生的同步信号不会有毛刺。另外，本发明另提供基于一同步电路的迭接架构，以确保同步信号与目标时序(target timing)之间的相位关系是固定的。

附图说明

图1为依据本发明一实施例的一同步电路的区块示意图。

图2为依据本发明一实施例的图1所示的同步电路的电路示意图。

图3为依据本发明一实施例的图2所示的同步电路中的多个信号的时序图。

图4为依据本发明另一实施例的图2所示的同步电路中的多个信号的时序图。

图5为依据本发明一实施例的迭接同步电路的示意图。

图6为依据本发明一实施例的图5所示的迭接同步电路中的多个信号的时序图。

具体实施方式

图1为依据本发明一实施例的同步电路10的区块示意图，其中同步电路10用来将一异步信号(诸如信号CKE_AS)转换为至少一同步信号(例如一或多个同步信号，其统称为该同步信号)。同步电路10可包含一信号控制电路120、一触发器(flip-flop)电路140、一频率启用电路160以及一频率控制电路180。触发器电路140耦接至信号控制电路120，频率启用电路160耦接至信号控制电路120以及触发器电路140，以及频率控制电路180耦接至触发器电路140以及频率启用电路160。

在信号控制电路120的运作中，信号控制电路120可在该异步信号(例如信号CKE_AS)与该同步信号(例如该一或多个同步信号中的任一个诸如信号CKE_S)之间的差异被侦测到时锁存(latch)一内部输入信号(诸如信号CKE_I)的一逻辑值，并且输出该内部输入信号。尤其，当信号CKE_S具有一第一逻辑值时，因应信号CKE_AS自该第一逻辑值变为一第二逻辑值，信号控制电路120可锁存信号CKE_I的该逻辑值并且输出具有该逻辑值的信号CKE_I，其中信号CKE_I的该逻辑值等于该第二逻辑值。例如，当信号CKE_S的逻辑值为“0”且信号CKE_AS的逻辑值自“0”变为“1”时，信号控制电路120可将信号CKE_I的逻辑值锁存在“1”并且输出信号CKE_I。又例如，当信号CKE_S的逻辑值为“1”且信号CKE_AS的逻辑值自“1”变为“0”时，信号控制电路120可将信号CKE_I的逻辑值锁存在“0”并且输出信号CKE_I。

在频率启用电路160的运作中，频率启用电路160可在信号CKE_S与信号CKE_I之间的差异被侦测到时启用(enable)一内部频率信号(诸如信号PDKb)。例如，若没有侦测到信号CKE_S与信号CKE_I之间的差异，该内部频率信号可被禁用(disable)从而节省同步电路10的整体功耗。尤其，当信号CKE_S与信号CKE_I具有不同的逻辑值时，频率启用电路160可依据一主频率信号诸如信号CLK输出信号PDKb；以及当信号CKE_S与信号CKE_I具有相同的逻辑值时，信号CKE_I可具有一固定逻辑值。例如，当信号CKE_S及信号CKE_I的逻辑值分别为“0”及“1”(或分别为“1”及“0”)时，频率启用电路160可依据信号CLK输出信号PDKb，即启用信号PDKb的状态切换(toggling)。又例如，当信号CKE_S及信号CKE_I的逻辑值均为“0”(或均为“1”)时，频率启用电路160可将信号PDKb的逻辑值固定在“1”，即禁用信号PDKb的状态切换。

在频率控制电路180的运作中，频率控制电路180可因应信号PDKb的一脉波宽度输出一触发器频率信号(诸如信号DKb)。尤其，当信号PDKb的该脉波宽度大于一预定宽度时，信号DKb可具有大于一最小宽度的一脉波宽度；以及当信号PDKb的该脉波宽度小于该预定宽度时，信号DKb可具有一固定逻辑值。例如，当信号PDKb的脉波宽度大于该预定宽度时，频率控制电路180可控制信号DKb以确保信号DKb的脉波宽度大于该最小宽度。又例如，当信号CKE_I及CKE_S的逻辑值变为不同(例如变为彼此相异的逻辑值)的时间点很靠近信号CLK的一边缘(edge)(例如一下降边缘)时，信号PDKb的脉波宽度可能会因此小于该预定宽度，而频率控制电路180可将信号DKb固定在“1”，即禁用信号DKb的状态切换。

在触发器电路140的运作中，触发器电路140可在信号DKb的一转变边缘(transition edge)的时间点依据信号CKE_I输出该同步信号(例如信号CKE_S)。基于以上所述的信号CKE_I及DKb的控制，可提供足够的建立时间(setup time)以及保持时间(holdtime)，所以不论信号CKE_AS如何，触发器电路140均能稳定地输出信号CKE_S而不带有毛刺(glitch)。

图2为依据本发明一实施例的同步电路10的电路示意图。需注意的是，标示有相同符号的端子可视为直接地互相连接，为简明起见这些端子之间的连接线在此省略不显示。

如图2所示，触发器140可包含一触发器逻辑电路142(标示为「FF」以求简明)以及一或多个反向器诸如反向器144及146。在本实施例中，触发器逻辑电路142可包含多个输入端子(诸如端子D、K、Kb及PU)以及一输出端子(诸如端子Q)，其中端子D、K、Kb及PU系分别用来接收信号CKE_I、DKb、DK及VPU，以及端子Q用来传送一信号CKE_O至触发器144，其中信号DK为信号DKb的反向信号。信号VPU用来提供初始值给同步电路10内的某些节点，且信号VPU的逻辑值在同步电路10被上电(或启用)时可自“0”改变为“1”。需注意的是，当信号VPU的逻辑值为“0”时，不论信号CKE_I、DKb及DK如何，触发器逻辑电路142可将信号CKE_O固定在“0”(或“1”)；而当信号VPU的逻辑值为“1”时，触发器逻辑电路142可在信号DKb的上升边缘依据信号CKE_I输出并更新信号CKE_O；但本发明不限于此。另外，触发器144可产生信号CKE_O的反向信号(诸如信号CKE_SB)并且传送信号CKE_SB至触发器146；以及触发器146可产生信号CKE_SB的反向信号诸如信号CKE_S。

如图2所示，信号控制电路120可包含一与(AND)逻辑电路121、一与非(NAND)逻辑电路122、一或非(NOR)逻辑电路123、一或非逻辑电路124以及一反向器125，其中信号控制电路120可另包含一与非逻辑电路126以供上电控制之用。与逻辑电路121的一第一输入端子以及一第二输入端子分别用来接收信号CKE_AS及VPU。与非逻辑电路122的一输出端子耦接至与逻辑电路121的一第三输入端子，以及与非逻辑电路122的一第一输入端子用来接收信号CKE_S。或非逻辑电路123的一第一输入端子耦接至与非逻辑电路126的一输出端子，其中与非逻辑电路126的一第一输入端子以及一第二输入端子分别用来接收信号CKE_SB及VPU。例如，当信号VPU的逻辑值为「0」时，不论信号CKE_SB如何，与非逻辑电路126可传送逻辑值“1”至或非逻辑电路123。当信号VPU的逻辑值为“1”时，与非逻辑电路126可充当一反向器来传送信号CKE_SB的反向信号至或非逻辑电路123。因此，或非逻辑电路123的该第一输入端子在同步电路10上电(或启用)后用来接收该同步信号(例如信号CKE_O及CKE_S的任一者)或其衍生物(derivative)(例如自与非逻辑电路126传送的信号)。或非逻辑电路124的一输出端子耦接至或非逻辑电路123的一第二输入端子以及与非逻辑电路122的一第二输入端子，或非逻辑电路124的一第一输入端子耦接至或非逻辑电路123的一输出端子，以及或非逻辑电路124的一第二输入端子耦接至与逻辑电路121的一输出端子。反向器125的一输入端子耦接至或非逻辑电路124的该输出端子，以容许反向器125输出信号CKE_I。基于此架构，信号控制电路120可侦测信号CKE_AS相对于信号CKE_S的变化(例如状态转变)，并且锁存信号CKE_AS之改变后的逻辑值以提供足够的建立时间以及保持时间给触发器140。

如图2所示，频率启用电路160可包含一异或(exclusive-OR,XOR)逻辑电路162以及一与非逻辑电路164。异或逻辑电路162的一第一输入端子以及一第二输入端子分别用来接收该内部输入信号以及该同步信号，以产生可指出信号CKE_I与CKE_S的逻辑值是否不同的信号ENDK。需注意的是，传送至异或逻辑电路162以供侦测的同步信号在某些实施例中可为信号CKE_O，但本发明不限于此。与非逻辑电路164用来输出信号PDKb，其中与非逻辑电路164的一第一输入端子用来接收信号CLK，以及与非逻辑电路164的一第二输入端子耦接至异或逻辑电路162的一输出端子以接收信号ENDK。

如图2所示，频率控制电路180可包含与非逻辑电路181、184及185、以及反向器182、183及186。与非逻辑电路181的一第一输入端子用来接收信号PDKb，其中反向器182的一输入端子耦接至与非逻辑电路181的一输出端子以输出信号DKb，以及反向器183的一输入端子耦接至反向器182的一输出端子以输出信号DK。与非逻辑电路185的一第一输入端子以及一第二输入端子分别用来接收信号DKb及VPU，以及与非逻辑电路185的一输出端子耦接至反向器186的一输入端子。与非逻辑电路184的一第一输入端子耦接至与非逻辑电路181的该输出端子，以及与非逻辑电路184的一输出端子耦接至与非逻辑电路181的一第二输入端子。须注意的是，当信号VPU的逻辑状态为“1”时，自反向器186输出的信号N1可等效于信号DKb。因此，与非逻辑电路184的一第二输入端子在同步电路10上电后用来接收该触发器频率信号(例如信号DKb)或其衍生物(例如信号N1)。

针对频率控制电路180，上述预定宽度以及最小宽度能藉由上述逻辑电路(诸如反向器182及186、以及与非逻辑电路185、181及184中之一或多者)来决定。在本实施例中，反向器182的比例参数小于与非逻辑电路184的比例参数，其中对于上述逻辑电路中的任一个，其比例参数(上述逻辑电路中的所述任一者的比例参数)表示其内的N型晶体管的信道宽度对信道长度比(width-to-length ratio)(其可称为“(W/L)

图3为依据本发明一实施例之同步电路10中的多个信号的时序图。本实施例说明了四种状况诸如状况310、320、330及340。在状况310中，信号CKE_AS在信号CLK为低(即具有逻辑值“0”)时转为低(即其逻辑状态自“1”改变为“0”)；在状况320中，信号CKE_AS在信号CLK为低时转为高(即其逻辑状态自“0”改变为“1”)；在状况330中，信号CKE_AS在信号CLK为高(即具有逻辑值“1”)时转为低；在状况340中，信号CKE_AS在信号CLK为高时转为高。

请参考图3所示之状况310以及图2所示之同步电路10。在信号CKE_AS于一时间点310a转为低(在此刻信号CKE_S为高)后，信号CKE_I转为低，以及信号ENDK转为高。在信号CLK于一时间点310b转为高后，信号DKb转为低。在信号CLK于一时间点310c转为低后，信号DKb转为高，信号CKE_O及CKE_S转为低，以及信号ENDK转为低。

请参考图3所示之状况320以及图2所示之同步电路10。在信号CKE_AS于一时间点320a转为高(在此刻信号CKE_S为低)后，信号CKE_I转为高，以及信号ENDK转为高。在信号CLK于一时间点320b转为高后，信号DKb转为低。在信号CLK于一时间点320c转为低后，信号DKb转为高，信号CKE_O及CKE_S转为高，以及信号ENDK转为低。

请参考图3所示之状况330以及图2所示之同步电路10。在信号CKE_AS于一时间点330a转为低(在此刻信号CKE_S为高)后，信号CKE_I转为低，信号ENDK转为高，以及信号DKb转为低。在信号CLK于一时间点330b转为低后，信号DKb转为高，信号CKE_O及CKE_S转为低，以及信号ENDK转为低。

请参考图3所示之状况340以及图2所示之同步电路10。在信号CKE_AS于一时间点340a转为高(在此刻信号CKE_S为低)后，信号CKE_I转为高，信号ENDK转为高，以及信号DKb转为低。在信号CLK于一时间点340b转为低后，信号DKb转为高，信号CKE_O及CKE_S转为高，以及信号ENDK转为低。

图4为依据本发明另一实施例之同步电路10中的多个信号的时序图。本实施例说明了四种状况诸如状况410、420、430及440。在状况410及430中，信号CKE_AS在信号CLK为高时转为低；而在状况420及440中，信号CKE_AS在信号CLK为高时转为高；其中需注意的是，信号CKE_AS的转变边缘在这些状况中皆分别与信号CLK的下降缘靠近，如图4所示。

请参考图4所示之状况410以及图2所示之同步电路10。在信号CKE_AS于一时间点410a转变为低(此刻信号CKE_S为高且信号CLK为高)后，信号CKE_I转为低，信号ENDK转为高，以及信号PDKb及DKb转为低。在信号CLK于一时间点410b转为低后，信号PDKb回到高，其中信号PDK的高脉波(例如逻辑值“1”的脉波)足够宽以下拉信号N2并且相较于信号PDKb的低脉波(例如逻辑值“0”的脉波)能被进一步拉宽。尤其，在因应信号PDK转为高而使信号N2转为低后，信号PDK不会因应信号PDKb转为高而立即转为低，直到信号N2透过反向器182、与非逻辑电路185、反向器186、与非逻辑电路184以及与非逻辑电路181的信号路径再次被上拉为止，从而拉宽了信号PDK的高脉波(或信号DKb的低脉波)。之后，信号CKE_O及CKE_S转为低，以及信号ENDK转为低。

请参考图4所示之状况420以及图2所示之同步电路10。在信号CKE_AS于一时间点420a转为高(此刻信号CKE_S为低且信号CLK为高)后，信号CKE_I转为高，信号ENDK转为高，以及信号PDKb及DKb转为低。在信号CLK于一时间点420b转为低后，信号PDKb回到高，其中信号PDK的高脉波相较于信号PDKb的低脉波能被进一步拉宽，以及与状况410类似之某些细节内容为简明起见在此不重复赘述。之后，信号CKE_O及CKE_S转为高，以及信号ENDK转为低。

请参考图4所示之状况430以及图2所示之同步电路10。在信号CKE_AS于一时间点430a转为低(此刻信号CKE_S为高且信号CLK为高)后，信号CKE_I转为低，信号ENDK转为高，以及信号PDKb转为低。在信号CLK于一时间点430b转为低后，信号PDKb转为高，但信号PDK的高脉波过窄而无法下拉信号N2(以及信号DKb)，所以信号DKb被维持在其原来的逻辑状态并且触发器逻辑电路142将不会被触发。在信号CLK于一时间点430c转为高后，信号DKb转为低。在信号CLK于一时间点430d转为低后，信号DKb转为高，信号CKE_O及CKE_S转为低，以及信号ENDK转为低。

请参考图4所示之状况440以及图2所示之同步电路10。在信号CKE_AS于一时间点440a转为高(此刻信号CKE_S为低且信号CLK为高)后，信号CKE_I转为高，信号ENDK转为高，以及信号PDKb转为低。在信号CLK于一时间点440b转为低后，信号PDKb转为高，但信号PDK的高脉波过窄而无法下拉信号N2(以及信号DKb)，所以信号DKb被维持在其原来的逻辑状态并且触发器逻辑电路142将不会被触发。在信号CLK于一时间点440c转为高后，信号DKb转为低。在信号CLK于一时间点440d转为低后，信号DKb转为高，信号CKE_O及CKE_S转为高，以及信号ENDK转为低。

如图4所示，上述拉宽信号PDK的高脉波(以及信号DKb的低脉波)的机制可能造成在信号CLK的下降边缘(该同步信号的目标时序)与该同步信号(诸如信号CKE_O及CKE_S)的转变边缘之间有额外的延迟。在某些实施例中，两个相同的同步电路可互相串连来避免上述延迟问题，如图5所示，其中图5为依据本发明一实施例之迭接(cascaded)同步电路50的示意图。如图5所示，迭接同步电路50可将一初始异步信号(例如信号CKE_AS_INITIAL)转换为一最终同步信号(例如信号CKE_S_FINAL)。迭接同步电路50可包含互相串连的一第一同步电路(例如同步电路51)以及一第二同步电路(例如同步电路52)，而同步电路51及52的每一者可基于一主频率信号(例如信号CLK)将一异步信号转换为至少一同步信号。在本实施例中，同步电路51可基于信号CLK将该初始异步信号(例如信号CKE_AS_INITIAL)转换为一暂时同步信号(例如信号CKE_S_TEMP)，以及同步电路52可基于信号CLK将该暂时同步信号(例如信号CKE_S_TEMP)转换为该最终同步信号(例如信号CKE_S_FINAL)。另外，同步电路51及52的每一者可依据图1及图2所示之同步电路10来实施。为便于理解，在单一的同步电路(例如同步电路51及52的每一者)中之用来接收一异步信号(诸如信号CKE_AS)、一参考频率信号(诸如信号CLK)以及一上电控制信号(诸如信号VPU)的输入端子在图5中分别标示为“AS”、“RCLK”以及“PU”，以及用来输出一同步信号(诸如信号CKE_O及CKE_S中的任一个)的一输出端子在图5中标示为“S”。

为便于理解，请连同图2及图5参考图6，其中图6为依据本发明一实施例之迭接同步电路50中的多个信号的时序图。在本实施例中，同步电路51(第一级)中之信号CLK、CKE_AS、CKE_I、CKE_S、ENDK、PDKb及DKb可分别由信号CLK、CKE_AS_INITIAL、CKE_I1、CKE_S_TEMP、ENDK1、PDKb1及DKb1来表示，而同步电路52(第二级)中之信号CLK、CKE_AS、CKE_I、CKE_S、ENDK、PDKb及DKb可分别由信号CLK、CKE_S_TEMP、CKE_I2、CKE_S_FINAL、ENDK2、PDKb2及DKb2来表示。

针对该第一级(同步电路51)，请参考状况610及620。在状况610中，在信号CKE_AS_INITIAL于一时间点610a转为低(此刻信号CKE_S_TEMP为高且信号CLK为高)后，信号CKE_I1转为低，信号ENDK1转为高，以及信号PDKb1及DKb1转为低。在信号CLK于一时间点610b转为低后，信号PDKb1回到高，其中同步电路51中之信号PDK的高脉波(例如逻辑值「1」的脉波)足够宽以下拉同步电路51中之信号N2并且相较于信号PDKb1的低脉波(例如逻辑值「0」的脉波)能被进一步拉宽。尤其，在因应信号PDK转为高而使同步电路51中之信号N2转为低后，同步电路51中之信号PDK不会因应信号PDKb1转为高而立即转为低，直到同步电路51中之信号N2透过同步电路51中之反向器182、与非逻辑电路185、反向器186、与非逻辑电路184以及与非逻辑电路181的信号路径再次被上拉为止，从而拉宽了同步电路51中之信号PDK的高脉波(或信号DKb1的低脉波)。之后，在一时间点610c，信号CKE_S_TEMP转为低并且信号ENDK1转为低。

在状况620中，在信号CKE_AS_INITIAL于一时间点620a转为高(此刻信号CKE_S_TEMP为低且信号CLK为高)后，信号CKE_I1转为高，信号ENDK1转为高，以及信号PDKb1及DKb1转为低。在信号CLK于一时间点620b转为低后，信号PDKb1回到高，其中同步电路51中之信号PDK的高脉波相较于信号PDKb1的低脉波能被拉宽，以及与状况610类似之某些细节内容为简明起见在此不重复赘述。之后，在一时间点620c，信号CKE_S_TEMP转为高并且信号ENDK1转为低。

针对该第二级(同步电路52)，请参考状况630及640。在状况630中，在信号CKE_S_TEMP于时间点610c转为低(此刻信号CKE_S_FINAL为高且信号CLK为低)后，信号CKE_I2转为低，以及信号ENDK2转为高。在信号CLK于一时间点630a转为高后，信号PDKb2转为低，以及信号DKb2转为低。在信号CLK于一时间点630b转为低后，信号DKb2转为高，而在一时间点630c，信号CKE_S_FINAL转为低并且信号ENDK2转为低。

在状况640中，在信号CKE_S_TEMP于时间点620c转为高(此刻信号CKE_S_FINAL为低且信号CLK为低)后，信号CKE_I2转为高，以及信号ENDK2转为高。在信号CLK于一时间点640a转为高后，信号PDKb2转为低，以及信号DKb2转为低。在信号CLK于一时间点640b转为低后，信号DKb2转为高，而在一时间点640c，信号CKE_S_FINAL转为高并且信号ENDK2转为低。

针对图6所示之状况610及620(类似于状况410及420)，信号DKb1的低脉波被拉宽，从而造成在信号CLK的下降边缘(分别对应于时间点610b及620b之该同步信号的目标时序)与信号CKE_S_TEMP的转变边缘(分别对应于时间点610c及620c)之间有额外的延迟。接着，同步电路52可基于信号CLK同步化信号CKE_S_TEMP。请注意，同步电路51已将信号CKE_S_TEMP的转变边缘配置为稍微在信号CLK的下降边缘的之后，所以该同步信号的目标时序(例如信号CKE_S_FINAL)可为信号CLK的下个下降边缘(分别对应于时间点630a及640a)。针对图6所示之状况630及640，于时间点610c与630b(或时间点620c与640b)之间的时间差是足够的(时间差足够长的或脉波宽度足够宽的)，所以上述拉宽该触发器频率信号(例如图2所示之信号DKb)的低脉波的机制将不会被启动/激活(activate)。因此，信号DKb2的低脉波的上升边缘可由信号CLK(或信号CKE_I2)来决定，而不会由反向器182、与非逻辑电路185、反向器186、与非逻辑电路184以及与非逻辑电路181的信号路径来决定，所以相较于使用单一级电路(例如仅使用同步电路51)，于信号CLK的下降边缘(分别对应于时间点630b及640b之该同步信号的目标时序)与信号CKE_S_FINAL的转变边缘(分别对应于时间点630c及640c)之间的延迟能被减少且固定。

依据图5所示之迭接同步电路50的架构，不论该初始异步信号(例如信号CKE_AS_INITIAL)如何，于该主频率信号(例如信号CLK)与该最终同步信号(例如信号CKE_S_FINAL)之间的相位关系均是固定的。例如，不论该初始异步信号如何，该最终同步信号的每一转变相对于该主频率信号之对应的下降边缘均不会有额外的延迟。又例如，不论该初始异步信号如何，该最终同步信号的每一转变相对于该主频率信号之对应的下降边缘均具有固定的延迟。因此，迭接同步电路50相较于单一的同步电路(例如同步电路10)能进一步地提升效能。

需注意的是，同步电路10(或同步信号51及52)中之一或多个信号可被视为等效的，例如信号CKE_O及CKE_S，所以用来传送这些等效信号之于某些节点之间的一或多个连接在不影响同步电路10(或同步电路51及52)的整体运作或较不容易影响整体运作的情况下可予以调整，但本发明不限于此。另外，提供初始值给同步电路10(或同步电路51及52)中之某些节点的实施方式不限于图2所示之实施方式。另外，以上实施例提供了下降边缘触发同步电路(例如产生的同步信号是与该参考频率信号的下降边缘对齐)，但本发明不限于此。本领域中具有通常知识者能藉由修改同步电路10及50中的任一个内的一或多个逻辑电路来实施，例如修改触发器电路140(或频率启用电路160)或其内的触发器逻辑电路142，而相关细节在此不赘述以求简明。

总结来说，本发明的同步电路能分别产生足够的保持时间以及建立时间以供信号同步之用，且亦提供一省电机制。因此，不论异步信号如何，该同步电路均能在不大幅增加整体成本的情况下确保该同步电路产生的同步信号没有毛刺产生。另外，本发明另提供基于本发明的同步电路的迭接架构，以确保于该同步信号(例如该最终同步信号)与目标频率(例如该主频率信号CLK)之间的相位关系是固定的。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

【符号说明】

10、51、52 ···同步电路

120 ···信号控制电路

121 ···与逻辑电路

122、126、164、181、184、185 ···与非逻辑电路

123、124 ···或非逻辑电路

125、144、146、182、183、186 ···反向器

140 ···触发器电路

142 ···触发器逻辑电路

160 ···频率启用电路

162 ···异或逻辑电路

180 ···频率控制电路

50 ···迭接同步电路

CLK、VPU、

CKE_AS、CKE_I、

CKE_SB、CKE_S、CKE_O、

PDK、PDKb、DK、DKb、

ENDK、N1、N2、

CKE_AS_INITIAL、

CKE_S_TEMP、CKE_S_FINAL、

CKE_I1、ENDK1、PDKb1、DKb1、

CKE_I2、ENDK2、PDKb2、DKb2 ···信号

310、320、330、340、

410、420、430、440、

610、620、630、640 ···状况

310a、310b、310c、

320a、320b、320c、

330a、330b、340a、340b、

410a、410b、420a、420b、

430a、430b、430c、430d、

440a、440b、440c、440d、

610a、610b、610c、

620a、620b、620c、

630a、630b、630c、

640a、640b、640c ···时间点