访问线干扰减轻

摘要

本申请涉及访问线干扰减轻。描述了用于访问线干扰减轻的方法、系统和装置，以例如在读取或写入操作期间降低取消选定的数字线上的电压干扰。存储器装置的存储器单元可以是与包含电平移位器电路的写入电路可耦合的，使得可以经由与选定存储器单元相关联的写入电路的电平移位器电路来控制选定数字线上的电压中的更改。所述写入电路可以在完成读取操作之后将逻辑状态写入到所述存储器单元。可以经由所述电平移位器电路将一或多个写入电压施加到所述存储器单元或从所述存储器单元移除，所述电平移位器电路可以控制所述选定数字线上的一或多个电压更改的转换速率。可以经由与所述电平移位器电路的上拉电路或下拉电路耦合的电流驱动器电路来控制(一或多个)转换速率。

说明书

本专利申请要求由Guo于2019年7月17日提交的标题为“ACCESS LINEDISTURBANCE MITIGATION”的美国专利申请号16/514,481的优先权，该申请被转让给本申请的受让人，并且其全部内容通过引用被明确地结合于此。

技术领域

技术领域涉及访问线干扰减轻。

背景技术

本发明总体涉及一种包括至少一个存储器装置的系统，并且更具体涉及访问线干扰减轻。

存储器装置被广泛用来在诸如计算机、无线通信装置、相机、数字显示器等各种电子装置中存储信息。通过对存储器装置的不同状态进行编程来存储信息。例如，二进制装置最经常存储通常由逻辑1或逻辑0表示的两个状态之一。在其它装置中，可以存储不止两个状态。为访问所存储的信息，装置的组件可以读取或感测存储器装置中的至少一个所存储的状态。为存储信息，装置的组件可以在存储器装置中写入或编程状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、闪速存储器、相变存储器(PCM)及其它。存储器装置可以是易失性或非易失性的。例如FeRAM的非易失性存储器即使在没有外部电源的情况下，也可以在延长的时间段内保持它们所存储的逻辑状态。例如DRAM的易失性存储器装置在与外部电源断开时可能丢失它们所存储的状态。FeRAM可以能实现类似于易失性存储器的密度，但是由于使用铁电电容器作为存储装置而具有非易失性属性。

在一些存储器装置中，存储器单元的选定数字线上的电压更改可以经由电容性耦合在一或多个取消选定数字线(例如，相邻数字线)上造成电压干扰。取消选定数字线上的电压中的干扰可以影响可以在一或多个电压更改上发生的与取消选定数字线耦合的存储器单元的逻辑状态(例如，经由累积锤击效应)。

发明内容

描述了一种存储器装置。在一些示例中，存储器装置可以包含与行线和数字线耦合的铁电存储器单元、与数字线耦合并且被配置成通过为铁电存储器单元的读取操作锁存第一电压或第二电压来确定铁电存储器单元的第一逻辑状态的感测电路、及与数字线和感测电路耦合的写入电路，写入电路被配置成基于由感测电路锁存的第一电压或第二电压来将第二逻辑状态写入到铁电存储器单元，并且通过在读取操作之后为写回操作将第三电压或第四电压施加到数字线来写入第二逻辑状态，其中第三电压或第四电压中的至少一个不同于第一电压和第二电压。

描述了一种方法。在一些示例中，方法可以包含：读取铁电存储器单元的第一逻辑状态，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线，并且在感测电路处锁存第一电压或第二电压；至少部分地基于锁存第一电压或第二电压来将感测电路与数字线解耦；以及将第二逻辑状态写回到铁电存储器单元，该写入包含为在读取第一逻辑状态之后的写回操作将数字线驱动到第三电压或第四电压，其中第三电压或第四电压中的至少一个不同于第一电压和第二电压。

描述了一种方法。在一些示例中，方法可以包含：读取铁电存储器单元的第一逻辑状态，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线，并且在感测电路处锁存第一电压或第二电压；至少部分地基于锁存第一电压或第二电压来将感测电路与数字线解耦；基于锁存第一电压或第二电压来将感测电路与写入电路耦合；以及将第二逻辑状态写入铁电存储器单元，该写入包含控制数字线的第一转换速率(slew rate)以便将数字线驱动到高于第一电压或第二电压的第三电压。

附图说明

图1图示了根据如本文中所公开的示例的支持访问线干扰减轻的系统的示例。

图2图示了根据如本文中所公开的示例的支持访问线干扰减轻的存储器管芯的示例。

图3A和3B图示了根据如本文中所公开的示例的支持访问线干扰减轻的滞后曲线的示例。

图4图示了根据如本文中所公开的示例的支持访问线干扰减轻的存储器装置的示例。

图5A和5B图示了根据如本文中所公开的示例的支持访问线干扰减轻的电路图的示例。

图6A和6B图示了根据如本文中所公开的示例的支持访问线干扰减轻的时序图的示例。

图7示出了根据本公开的方面的支持访问线干扰减轻的存储器装置的框图。

图8到11示出了流程图，图示了根据如本文中所公开的示例的支持访问线干扰减轻的方法。

具体实施方式

存储器装置可以实现存储器单元选择程序作为读取或写入操作的一部分，其中存储器单元可以位于字线与数字线的交叉点处。在一些示例中，存储器装置可以通过将电压施加到字线和将电压施加到数字线(例如，经由选择组件)来选择存储器单元。数字线与存储器单元相耦合时，施加到数字线的电压可以被用来对存储器单元进行读取，写入或执行其它功能。在一些示例中，存储器装置可以取消选择在选定数字线之间的其它数字线(例如，通过激活一或多个组件(例如，分流器)以将线与装置板(device plate)耦合)。在一些存储器装置中，选定数字线上的电压中的更改可以经由电容性耦合在一或多个取消选定数字线(例如，相邻数字线)上造成电压干扰。取消选定数字线上的电压中的干扰可以例如经由可在多个电压更改上发生的累积锤击效应，影响与取消选定数字线耦合的存储器单元的逻辑状态。

为降低(例如，减轻)在取消选定数字线上的电压干扰，存储器装置的存储器单元可以被配置成可与包含电压电平移位器电路的写入电路耦合。例如，可以经由与选定存储器单元关联的写入电路的电压电平移位器电路来控制在选定数字线上的电压中的更改。在一些示例中，写入电路可以与用来在读取操作期间感测存储器单元的逻辑状态的感测组件(例如，锁存器)相耦合。写入电路可以被配置成在完成读取操作之后将逻辑状态(例如，如先前存储在存储器单元上的相同逻辑状态或不同逻辑状态)写入到存储器单元。第一电压(例如，写入电压)可以经由电平移位器电路(例如，动态电平移位器电路)被施加到存储器单元，并且电平移位器电路可以控制沿选定数字线的第一电压更改的转换速率(例如，将选定数字线带到写入电压)。例如，可以经由与动态电平移位器电路的上拉电路耦合的电流镜电路(例如，电流驱动器电路或电流跟随器电路)来控制写入电压的转换速率。电流镜电路可以控制施加到上拉电路的电压或电流。在一些示例中，降低或以其它方式调整沿选定数字线的第一电压更改的转换速率可以导致沿相邻数字线的更低电压干扰。

在一些示例中，选定数字线还可以通过动态电平移位器电路接地。在一些示例中，将选定数字线接地可以将写入电压施加到选定数字线(例如，如果写入电压是接地电压)。在一些示例中，将选定数字线接地可以从选定数字线移除写入电压(例如，第一电压)，这可以导致沿选定数字线的第二电压更改。可以经由与动态电平移位器电路的下拉电路耦合的电流驱动器电路来控制第二电压更改的转换速率(例如，通过控制施加到下拉电路的电压)。如上所述，控制第二电压更改的转换速率可以导致沿相邻数字线的更低电压干扰。因此，由于更低电压干扰，与相邻数字线耦合的存储器单元可以不受影响或者可以不更改逻辑状态。

本公开的特征最初在如参照图1-3所述的存储器系统和存储器管芯的上下文中被描述。本公开的特征在如图4-6中所图示的存储器装置、电路图和时序图的上下文中被描述。本公开的这些和其它特征进一步由如参照图7-11所述的与访问线干扰减轻有关的设备图和流程图图示并且参照设备图和流程图被描述。

图1图示了根据如本文中所公开的示例的利用一或多个存储器装置的系统100的示例。系统100可以包含外部存储器控制器105、存储器装置110和将外部存储器控制器105与存储器设备110耦合的多个通道115。系统100可以包含一或多个存储器装置，但是为了便于描述，一或多个存储器装置可以被描述为单个存储器装置110。

系统100可以包含部分的电子装置，诸如计算装置、移动计算装置、无线装置或图形处理装置。系统100可以是便携式电子装置的示例。系统100可以是计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接的装置等的示例。存储器装置110可以是被配置成存储用于系统100的一或多个其它组件的数据的系统的组件。在一些示例中，系统100能够进行机器类型通信(MTC)、机器对机器(M2M)通信或装置对装置(D2D)通信。

系统100的至少一部分可以是主机装置的示例。此类主机装置可以是使用存储器来执行过程的装置的示例，诸如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、可穿戴装置、因特网连接的装置、某一其它固定或便携式电子设备等。在一些示例中，主机装置可以指实现外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些示例中，外部存储器控制器105可以被称为主机或主机装置。在一些示例中，系统100是图形卡。

在一些示例中，存储器装置110可以是独立装置或组件，其被配置成与系统100的其它组件进行通信，并且提供潜在地由系统100使用或参考的物理存储器地址/空间。在一些示例中，存储器装置110可以是可配置的，以便与至少一个或多个不同类型的系统100一起工作。在系统100的组件与存储器装置110之间的信令可以可操作以支持用以调制信号的调制方案、用于传递信号的不同引脚设计、系统100和存储器装置110的截然不同的封装、在系统100与存储器装置110之间的时钟信令和同步、定时约定和/或其它因素。

存储器装置110可以被配置成存储用于系统100的组件的数据。在一些示例中，存储器装置110可以充当系统100的从属类型装置(例如，响应和执行由系统100通过外部存储器控制器105提供的命令)。此类命令可以包含用于访问操作的访问命令，诸如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110可以包含两个或两个以上存储器管芯160(例如，存储器芯片)以支持用于数据存储的所需或指定容量。包含两个或两个以上存储器管芯的存储器装置110可以被称为多管芯存储器或封装(也称为多芯片存储器或封装)。

系统100可以进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外设组件130及输入/输出(I/O)控制器135。系统100的组件可以使用总线140彼此进行电子通信。

处理器120可以被配置成控制至少部分的系统100。处理器120可以是通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或者它可以是这些类型的组件的组合。在此类示例中，除其它示例之外，处理器120还可以是中央处理单元(CPU)、图形处理单元(GPU)、通用图形处理单元(GPGPU)或片上系统(SoC)的示例。

BIOS组件125可以是包含作为固件操作的BIOS的软件组件，其可以初始化和运行系统100的各种硬件组件。BIOS组件125还可以管理在处理器120与系统100的各种组件(例如外设组件130、I/O控制器135等)之间的数据流。BIOS组件125可以包含存储在只读存储器(ROM)、闪速存储器或任何其它非易失性存储器中的程序或软件。

(一或多个)外设组件130可以是可以集成到系统100中或与系统100集成的任何输入装置或输出装置，或用于此类装置的接口。示例可以包含盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外设卡槽，诸如外设组件互连(PCI)或专用图形端口。(一或多个)外设组件130可以是本领域技术人员理解为外设的其它组件。

I/O控制器135可以管理在处理器120与(一或多个)外设组件130、输入装置145或输出装置150之间的数据通信。I/O控制器135可以管理未集成到系统100中或未与系统100集成的外设。在一些示例中，I/O控制器135可以表示到外部外设组件的物理连接或端口。

输入145可以表示在系统100外部，向系统100或其组件提供信息、信号或数据的装置或信号。这可以包含与其它装置的或在其它装置之间的接口或用户接口。在一些示例中，输入145可以是经由一或多个外设组件130与系统100接合的外设，或可以由I/O控制器135管理的外设。

输出150可以表示在系统100外部的装置或信号，其被配置成接收来自系统100或其任何组件的输出。输出150的示例可以包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等。在一些示例中，输出150可以是经由一或多个外设组件130与系统100接合的外设，或可以由I/O控制器135管理的外设。

系统100的组件可以由设计成执行它们的功能的通用或专用电路组成。这可以包含被配置成执行本文中所描述的功能的各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。

存储器装置110可以包含装置存储器控制器155和一或多个存储器管芯160。每个存储器管芯160可以包含本地存储器控制器165(例如，本地存储器控制器165-a、本地存储器控制器165-b和/或本地存储器控制器165-N)和存储器阵列170(例如，存储器阵列170-a、存储器阵列170-b和/或存储器阵列170-N)。存储器阵列170可以是存储器单元的集合(例如，网格)，其中每个存储器单元被配置成存储数字数据的至少一个比特。存储器阵列170和/或存储器单元的特征参照图2被更详细地描述。如参照图4-5B所述，存储器阵列170可以经配置，使得存储器单元与写入电路可耦合，所述写入电路可以包含电平移位器电路。

存储器装置110可以为存储器单元的二维(2D)阵列的示例或可以为存储器单元的三维(3D)阵列的示例。例如，2D存储器装置可以包含单个存储器管芯160。3D存储器装置可以包含两个或两个以上存储器管芯160(例如，存储器管芯160-a、存储器管芯160-b和/或任何数量的存储器管芯160-N)。在3D存储器装置中，多个存储器管芯160-N可以被彼此上下或彼此相邻堆叠。在一些示例中，3D存储器装置中的存储器管芯160-N可以被称为层面(deck)、层级、层或管芯。3D存储器装置可以包含任何数量的堆叠的存储器管芯160-N(例如，两个高、三个高、四个高、五个高、六个高、七个高、八个高)。与单个2D存储器装置相比较，这可以增大可以位于衬底上的存储器单元的数量，这又可以降低生产成本或增大存储器阵列的性能，或两者。在一些3D存储器装置中，不同的层面可以共享至少一个公共访问线，使得一些层面可以共享字线、数字线和/或板线(plate line)中的至少一个。

装置存储器控制器155可以包含被配置成控制存储器装置110的操作的电路或组件。因此，装置存储器控制器155可以包含使得存储器装置110能够执行命令的硬件、固件和软件，并且可以被配置成接收，传送或执行与存储器装置110有关的命令、数据或控制信息。装置存储器控制器155可以被配置成与外部存储器控制器105、一或多个存储器管芯160或处理器120进行通信。在一些示例中，存储器装置110可以从外部存储器控制器105接收数据和/或命令。例如，存储器装置110可以接收指示存储器装置110将代表系统100的组件(例如，处理器120)存储某些数据的写入命令或指示存储器装置110将向系统100的组件(例如，处理器120)提供存储在存储器管芯160中的某些数据的读取命令。在一些示例中，装置存储器控制器155可以连同存储器管芯160的本地存储器控制器165，控制本文中所描述的存储器装置110的操作。包含在装置存储器控制器155和/或本地存储器控制器165中的组件的示例可以包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制和传送信号到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器等。

本地存储器控制器165(例如，在存储器管芯160本地)可以被配置成控制存储器管芯160的操作。而且，本地存储器控制器165可以被配置成与装置存储器控制器155进行通信(例如，接收和传送数据和/或命令)。本地存储器控制器165可以支持装置存储器控制器155来控制存储器装置110的操作，如本文中所描述的。在一些示例中，存储器装置110不包含装置存储器控制器155，并且本地存储器控制器165或外部存储器控制器105可以执行本文中所描述的各种功能。因此，本地存储器控制器165可以被配置成与装置存储器控制器155，与其它本地存储器控制器165，或直接与外部存储器控制器105或处理器120进行通信。

外部存储器控制器105可以被配置成使得能够在系统100的组件(例如，处理器120)与存储器装置110之间传递信息、数据和/或命令。外部存储器控制器105可以充当在系统100的组件与存储器装置110之间的联络线(liaison)，使得系统100的组件可以不需要知道存储器装置的操作的细节。系统100的组件可以向外部存储器控制器105提出外部存储器控制器105满足的请求(例如，读取命令或写入命令)。外部存储器控制器105可以转换或转译在系统100的组件与存储器设备110之间交换的通信。在一些示例中，外部存储器控制器105可以包含生成公共(源)系统时钟信号的系统时钟。在一些示例中，外部存储器控制器105可以包含生成公共(源)数据时钟信号的公共数据时钟。

在一些示例中，外部存储器控制器105或系统100的其它组件或本文中所描述的其功能可以由处理器120实现。例如，外部存储器控制器105可以是由处理器120或系统100的其它组件所实现的硬件、固件或软件或其某一组合。尽管外部存储器控制器105被描绘为在存储器装置110外部，但在一些示例中，外部存储器控制器105或本文中所描述的其功能可以由存储器装置110实现。例如，外部存储器控制器105可以是由装置存储器控制器155或一或多个本地存储器控制器165所实现的硬件、固件或软件或其某一组合。在一些示例中，外部存储器控制器105可以被跨处理器120和存储器装置110分布，使得外部存储器控制器105的部分由处理器120实现，并且其它部分由装置存储器控制器155或本地存储器控制器165实现。同样地，在一些示例中，在本文中归于装置存储器控制器155或本地存储器控制器165的一或多个功能在一些示例中可以由外部存储器控制器105(与处理器120分离或如在处理器120中所包含的)来执行。

系统100的组件可以使用多个通道115与存储器装置110交换信息。在一些示例中，通道115可以使得能够实现在外部存储器控制器105与存储器装置110之间的通信。每个通道115可以包含在与系统100的组件关联的端子之间的一或多个信号路径或传输介质(例如，导体)。例如，通道115可以包含第一端子，该第一端子包含在外部存储器控制器105处的一或多个引脚或焊盘和在存储器设备110处的一或多个引脚或焊盘。引脚可以是系统100的装置的导电输入或输出点的示例，并且引脚可以被配置成充当通道的一部分。在一些示例中，端子的引脚或焊盘可以是通道115的信号路径的一部分。另外的信号路径可以与通道的端子相耦合以便在系统100的组件内路由信号。例如，存储器装置110可以包含信号路径(例如，在存储器装置110或其组件内部(诸如在存储器管芯160内部)的信号路径)，所述信号路径将信号从通道115的端子路由到存储器装置110的各种组件(例如，装置存储器控制器155、存储器管芯160、本地存储器控制器165、存储器阵列170)。

通道115(及关联的信号路径和终端)可以专用于传递特定类型的信息。在一些示例中，通道115可以是聚合通道，并且因此可以包括多个单独通道。例如，数据通道190可以是x4(例如，包含四个信号路径)、x8(例如，包含八个信号路径)、x16(例如，包含十六个信号路径)等等。在通道上传递的信号可以使用双倍数据速率(DDR)定时方案。例如，可以在时钟信号的上升缘上记录信号的一些符号，并且可以在时钟信号的下降缘上记录信号的其它符号。在通道上传递的信号可以使用单数据速率(SDR)信令。例如，可以为每个时钟周期记录信号的一个符号。

在一些示例中，通道115可以包含一或多个命令和地址(CA)通道186。CA通道186可以被配置成在外部存储器控制器105与存储器装置110之间传递命令，包含与命令关联的控制信息(例如，地址信息)。例如，CA通道186可以包含带有所需数据的地址的读取命令。在一些示例中，可以在时钟信号上升缘和/或时钟信号下降缘上记录CA通道186。在一些示例中，CA通道186可以包含用以解码地址和命令数据的任何数量的信号路径(例如，八或九个信号路径)。

在一些示例中，通道115可以包含一或多个时钟信号(CK)通道188。CK通道188可以被配置成在外部存储器控制器105与存储器装置110之间传递一或多个公共时钟信号。每个时钟信号可以被配置成在高状态与低状态之间振荡，并且协调外部存储器控制器105和存储器装置110的动作。在一些示例中，时钟信号可以是差分输出(例如，CK_t信号和CK_c信号)，并且CK通道188的信号路径可以相应地被配置。在一些示例中，时钟信号可以是单端的。CK通道188可以包含任何数量的信号路径。在一些示例中，时钟信号CK(例如，CK_t信号和CK_c信号)可以提供用于存储器装置110的命令和寻址操作或用于存储器装置110的其它系统范围操作的定时参考。时钟信号CK因此可以被不同地称为控制时钟信号CK、命令时钟信号CK或系统时钟信号CK。系统时钟信号CK可以由系统时钟生成，该系统时钟可以包含一或多个硬件组件(例如，振荡器、晶体、逻辑门，晶体管等)。

在一些示例中，通道115可以包含一或多个数据(DQ)通道190。数据通道190可以被配置成在外部存储器控制器105与存储器装置110之间传递数据和/或控制信息。例如，数据通道190可以传递要写入存储器装置110的信息(例如，双向)或从存储器装置110读取的信息。

在一些示例中，通道115可以包含可以专用于其它用途的一或多个其它通道192。这些其它通道192可以包含任何数量的信号路径。

在一些示例中，其它通道192可以包含一或多个写入时钟信号(WCK)通道。尽管WCK中的“W”可以在名义上代表“写入”，但写入时钟信号WCK(例如，WCK_t信号和WCK_c信号)可以通常为存储器装置110提供用于访问操作的定时参考(例如，用于读取和写入操作两者的定时参考)。因此，写入时钟信号WCK也可以被称为数据时钟信号WCK。WCK通道可以被配置成在外部存储器控制器105与存储器装置110之间传递公共数据时钟信号。数据时钟信号可以被配置成协调外部存储器控制器105和存储器装置110的访问操作(例如，写入操作或读取操作)。在一些示例中，写入时钟信号可以是差分输出(例如，WCK_t信号和WCK_c信号)，并且WCK通道的信号路径可以相应地被配置。WCK通道可以包括任何数量的信号路径。数据时钟信号WCK可以由数据时钟生成，该数据时钟可以包含一或多个硬件组件(例如，振荡器、晶体、逻辑门、晶体管等)。

在一些示例中，其它通道192可以包含一或多个检错码(EDC)通道。EDC通道可以被配置成传递诸如校验和的检错信号以改进系统可靠性。EDC通道可以包含任何数量的信号路径。

通道115可以使用多种不同的架构将外部存储器控制器105与存储器设备110相耦合。各种架构的示例可以包含总线、点对点连接、交叉开关、高密度内插器(诸如硅内插器)或形成于有机衬底中的通道或其某一组合。例如，在一些示例中，信号路径可以至少部分地包含高密度内插器，诸如硅内插器或玻璃内插器。

可以使用多种不同的调制方案来调制在信道115上传递的信号。在一些示例中，二进制符号(或二进制级)调制方案可以被用来调制在外部存储器控制器105与存储器装置110之间传递的信号。二进制符号调制方案可以是M元调制方案的示例，其中M等于2。二进制符号调制方案的每个符号可以被配置成表示数字数据的一比特(例如，符号可以表示逻辑1或逻辑0)。二进制符号调制方案的示例包含但不限于非归零(NRZ)、单极编码、双极编码、曼彻斯特编码、具有两个符号的脉冲幅度调制(PAM)(例如，PAM2)和/或其它。

在一些示例中，多符号(或多级)调制方案可以被用来调制在外部存储器控制器105与存储器装置110之间传递的信号。多符号调制方案可以是M元调制方案的示例，其中M大于或等于3。多符号调制方案的每个符号可以被配置成表示数字数据的不止一比特(例如，符号可以表示逻辑00、逻辑01、逻辑10或逻辑11)。多符号调制方案的示例包含但不限于PAM3、PAM4、PAM8等、正交调幅(QAM)、正交相移键控(QPSK)和/或其它。多符号信号(例如，PAM3信号或PAM4信号)可以是使用调制方案进行调制的信号，该调制方案包含至少三个级别以对每符号的信息的不止一个比特进行编码。多符号调制方案和符号也可以备选被称为非二进制、多比特或更高阶调制方案和符号。

为降低(例如，减轻)在取消选定数字线上的电压干扰，存储器装置110的存储器单元可以被配置成可与包含电压电平移位器电路的写入电路耦合。第一电压(例如，写入电压)可以经由电平移位器电路被施加到存储器单元，并且电平移位器电路可以控制沿关联的数字线的第一电压更改的转换速率。在一些示例中，数字线还可以通过电平移位器电路被接地，在一些示例中，这可以导致沿选定数字线的第二电压更改，其中第二电压更改的转换速率可以由电平移位器电路控制。在一些示例中，降低或以其它方式调整沿数字线的电压更改的转换速率可以导致沿相邻数字线的更低电压干扰。因此，由于更低电压干扰，与相邻的取消选定数字线耦合的存储器单元可以不受影响或者可以不更改逻辑状态。

图2图示了根据如本文中所公开的示例的存储器管芯200的示例。存储器管芯200可以是参照图1所描述的存储器管芯160的示例。在一些示例中，存储器管芯200可以被称为存储器芯片、存储器装置或电子存储器设备。存储器管芯200可以包含一或多个可编程以存储不同逻辑状态的存储器单元205。每个存储器单元205可以是可编程的，以存储两个或两个以上状态。例如，存储器单元205可以被配置成一次存储信息的一比特(例如，逻辑0或逻辑1)。在一些示例中，单个存储器单元205(例如，多级存储器单元)可以被配置成一次存储信息的不止一比特(例如，逻辑00、逻辑01、逻辑10或逻辑11)。

存储器单元205可以存储表示数字数据的状态(例如，极化状态或介电电荷)。在FeRAM架构中，存储器单元205可以包含电容器，该电容器包含用以存储表示可编程状态的电荷和/或极化的铁电材料。在DRAM架构中，存储器单元205可以包含电容器，该电容器包含用以存储表示可编程状态的电荷的介电材料。

通过激活或选择访问线(诸如字线210、数字线215和/或板线220)，可以在存储器单元205上执行诸如读取和写入的操作。在一些示例中，数字线215也可以被称为比特线。对访问线、字线、数字线、板线或它们的类似物的引用是可互换的而不损失理解或操作。激活或选择字线210、数字线215或板线220可以包含将电压施加到相应线。

存储器管芯200可以包含以栅格状图案布置的访问线(例如，字线210、数字线215和板线220)。存储器单元205可以位于字线210、数字线215和/或板线220的交叉点处。通过偏置字线210、数字线215和板线220(例如，将电压施加到字线210、数字线215或板线220)，可以在它们的交叉点处访问单个存储器单元205。

可以通过行解码器225、列解码器230和板驱动器235来控制访问存储器单元205。例如，行解码器225可以从本地存储器控制器265接收行地址，并且基于所接收的行地址来激活字线210。列解码器230从本地存储器控制器265接收列地址，并且基于所接收的列地址来激活数字线215。板驱动器235可以从本地存储控制器265接收板地址，并且基于所接收的板地址来激活板线220。例如，存储器管芯200可以包含标记为WL_1到WL_M的多个字线210、标记为DL_1到DL_N的多个数字线215和标记为PL_1到PL_P的多个板线，其中M、N和P取决于存储器阵列的大小。因此，通过激活字线210、数字线215和板线220(例如，WL_1、DL_3和PL_1)，可以访问在它们的交叉点处的存储器单元205。在二维或三维配置中，字线210和数字线215的交叉点可以被称为存储器单元205的地址。在一些示例中，字线210、数字线215和板线220的交叉点可以被称为存储器单元205的地址。

存储器单元205可以包含逻辑存储组件(诸如电容器240)和开关组件245。电容器240可以是铁电电容器的示例。电容器240的第一节点可以与开关组件245相耦合，并且电容器240的第二节点可以与板线220相耦合。开关组件245可以是在两个组件之间选择性地建立或取消建立电子通信的晶体管或任何其它类型的开关装置的示例。

选择或取消选择存储器单元205可以通过激活或停用开关组件245来完成。使用开关组件245，电容器240可以与数字线215进行电子通信。例如，在开关组件245被停用时电容器240可以与数字线215隔离，并且在开关组件245被激活时电容器240可以与数字线215相耦合。在一些示例中，开关组件245是晶体管，并且其操作通过将电压施加到晶体管栅极而被控制，其中在晶体管栅极与晶体管源极之间的电压差大于或小于晶体管的阈值电压。在一些示例中，开关组件245可以是p型晶体管或n型晶体管。字线210可以与开关组件245的栅极进行电子通信，并且可以基于施加到字线210的电压来激活/停用开关组件245。

字线210可以是与存储器单元205进行电子通信的导电线，其被用来在存储器单元205上执行访问操作。在一些架构中，字线210可以与存储器单元205的开关组件245的栅极进行电子通信，并且可以被配置成控制存储器单元的开关组件245。在一些架构中，字线210可以与存储器单元205的电容器的节点进行电子通信，并且存储器单元205可以不包含开关组件。

数字线215可以是连接存储器单元205与感测组件250的导电线。在一些架构中，存储器单元205可以在访问操作的部分期间选择性地与数字线215相耦合。例如，字线210和存储器单元245的开关组件205可以被配置成选择性地耦合和/或隔离存储器单元205的电容器240和数字线215。在一些架构中，存储器单元205可以与数字线215进行电子通信(例如，恒定)。数字线215可以与写入电路相耦合，写入电路可以包含电平移位器电路，其中电平移位器电路可以控制在写入操作期间施加到数字线215和/或从数字线215移除的电压。

板线220可以是与存储器单元205进行电子通信的导电线，其被用来在存储器单元205上执行访问操作。板线220可以与电容器240的节点(例如，单元底部)进行电子通信。板线220可以被配置成与数字线215协作，以在存储器单元205的访问操作期间偏置电容器240。

感测组件250可以被配置成确定存储在存储器单元205的电容器240上的状态(例如，极化状态或电荷)，并且基于所检测到的状态来确定存储器单元205的逻辑状态。在一些示例中，由存储器单元205存储的电荷可以是极小的。因此，感测组件250可以包含一或多个感测放大器以放大存储器单元205的信号输出。感测放大器可以在读取操作期间检测数字线215的电荷的微小变化，并且可以基于所检测到的电荷来产生对应于逻辑0或逻辑1的信号。在读取操作期间，存储器单元240的电容器205可以将信号(例如，将电荷放电)输出到其对应的数字线215。信号可以促使数字线215的电压更改。感测组件250可以被配置成将跨越数字线215从存储器单元205接收的信号与参考信号255(例如，参考电压)进行比较。在一些情况下，感测组件250可以为在字线210被激活之后将经由数字线215从存储器单元205读取的电荷求积分，并且可以输出积分电荷电平。感测组件250可以基于比较来确定存储器单元205的所存储状态。例如，在二进制信令中，如果数字线215具有比参考信号255高的电压，则感测组件250可以确定存储器单元205的所存储的状态是逻辑1，并且如果数字线215具有比参考信号255低的电压，则感测组件250可以确定存储器单元205的所存储的状态是逻辑0。感测组件250可以包含用以检测和放大信号中的差异的各种晶体管或放大器。存储器单元205的所检测到的逻辑状态可以被提供为感测组件250的输出(例如，到输入/输出260)，并且可以向诸如装置存储器控制器155(例如，直接或使用本地存储器控制器265)的包含存储器管芯200的存储器装置110的另一组件指示所检测到的逻辑状态。在一些示例中，感测组件250可以与行解码器225、列解码器230和/或板驱动器235进行电子通信。感测组件250可以选择性地与一或多个数字线215耦合，并且可以与数字线215相耦合以读取和/或写入与数字线215的存储器单元关联的数据。感测组件250还可以选择性地与上述写入电路耦合，并且可以向写入电路提供逻辑状态以经由电平移位器电路写回到存储器单元205。在一些示例中，感测组件250可以包含带有薄栅极氧化物厚度的晶体管，并且可以使用比其它组件低的电压进行操作。

本地存储器控制器265可以通过各种组件(例如，行解码器225、列解码器230、板驱动器235和感测组件250)来控制存储器单元205的操作。本地存储器控制器265可以是参照图1所描述的本地存储器控制器165的示例。在一些示例中，行解码器225、列解码器230和板驱动器235及感测组件250中的一或多个可以与本地存储器控制器265在相同的位置。本地存储器控制器265可以被配置成从外部存储器控制器105(或参照图1所描述的装置存储器控制器155)接收一或多个命令和/或数据，将命令和/或数据转译成能够由存储器管芯200使用的信息，在存储器管芯200上执行一或多个操作，以及响应于执行所述一或多个操作而将数据从存储器管芯200传递到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器265可以生成行、列和/或板线地址信号以激活目标字线210、目标数字线215和目标板线220。本地存储器控制器265还可以生成和控制在存储器管芯200的操作期间使用的各种电压或电流。一般来说，本文中所讨论的所施加电压或电流的振幅、形状或持续时间可以被调整或改变，并且可以对于在操作存储器管芯200中所讨论的各种操作是不同的。存储器控制器265可以根据本文中所描述的方法和装置，控制沿选定数字线215的一或多个电压更改的转换速率。

在一些示例中，本地存储器控制器265可以被配置成在存储器管芯200上执行预充电操作。预充电操作可以包括将存储器管芯200的一或多个组件和/或访问线预充电到一或多个预定的电压电平。在一些实例中，存储器单元205和/或部分的存储器管芯200可以在不同访问操作之间被预充电。在一些示例中，数字线215和/或其它组件可以在读取操作之前被预充电。

在一些示例中，本地存储器控制器265可以被配置成在存储器管芯200的一或多个存储器单元205上执行写入操作(例如，编程操作)。在写入操作期间，可以对存储器管芯205的存储器单元200进行编程以存储所期望的逻辑状态。在一些示例中，可以在单个写入操作期间对多个存储器单元205进行编程。本地存储器控制器265可以识别要在其上执行写入操作的目标存储器单元205。本地存储器控制器265可以识别与目标存储器单元205(例如，目标存储器单元205的地址)进行电子通信的目标字线210、目标数字线215和/或目标板线220。本地存储控制器265可以激活目标字线210、目标数字线215和/或目标板线220(例如，将电压施加到字线210、数字线215或板线220)，以访问目标存储器单元205。本地存储器控制器265可以在写入操作期间将特定信号(例如，电压)施加到数字线215和将特定信号(例如，电压)施加到板线220，以在存储器单元205的电容器240中存储特定状态，该特定状态指示所期望的逻辑状态。

在一些示例中，本地存储器控制器265可以被配置成在存储器管芯200的一或多个存储器单元205上执行读取操作(例如，感测操作)。在读取操作期间，可以确定存储在存储器管芯200的存储器单元205中的逻辑状态。在一些示例中，可以在单个读取操作期间感测多个存储器单元205。本地存储器控制器265可以识别要在其上执行读取操作的目标存储器单元205。本地存储器控制器265可以识别与目标存储器单元205(例如，目标存储器单元205的地址)进行电子通信的目标字线210、目标数字线215和/或目标板线220。本地存储控制器265可以激活目标字线210、目标数字线215和/或目标板线220(例如，将电压施加到字线210、数字线215或板线220)，以访问目标存储器单元205。目标存储器单元205可以响应于偏置访问线而将信号传送到感测组件250。感测组件250可以放大信号。本地存储器控制器265可以激发感测组件250(例如，锁存感测组件)，并且由此将从存储器单元205所接收的信号与参考信号255进行比较。基于该比较，感测组件250可以确定被存储在存储器单元205上的逻辑状态。作为读取操作的一部分，本地存储器控制器265可以将存储在存储器单元205上的逻辑状态传递到外部存储器控制器105(或装置存储器控制器)。感测组件250可以在执行读取操作之后与写入电路相耦合，以将逻辑状态写回到存储器单元205。在一些示例中，可在感测组件250基于来自其它组件(例如，I/O总线、存储器单元205等)的一或多个输入来确定逻辑状态。

在一些示例中，用于写入操作的数字线215上的电压可以不同于(例如，高于)读取操作期间数字线215上的电压。例如，读取操作可以导致相对于参考信号255而可以被感测到的数字线215上相对小的电压更改。然而，数字线215上的更高电压可以被用来将逻辑状态写入到存储器单元205。在一些示例中，可以使用支持带有不同操作范围的多个类型的晶体管的过程来构造存储器装置。例如，用于实现FeRAM的过程可以包含低电压和高电压晶体管，其中高电压晶体管可以具有某些特性(例如，更厚的栅极氧化物、更宽的通道、不同的掺杂)，这些特性允许在可能发生不期望的效应(例如，栅极氧化物击穿、源极/漏极结击穿、热电子隧穿等)之前使用更高的电压。在一些示例中，用于写入操作的数字线215的电压可以高于给定过程节点的低电压晶体管的操作范围，并且因此在生成或保持用于写入操作的电压中所牵涉到的读取和/或写入电路可以采用高压晶体管，其中晶体管的节点(例如，源极、栅极、漏极)暴露于数字线215上所看到的电压。

在一些存储器架构中，访问存储器单元205可以恶化或破坏存储在存储器单元205中的逻辑状态。例如，在铁电存储器单元上所执行的读取操作可能破坏(例如，耗尽)存储在铁电电容器中的逻辑状态。在另一示例中，在DRAM架构中所执行的读取操作可以使目标存储器单元的电容器部分或完全放电。本地存储器控制器265可以执行重写操作或刷新操作以使存储器单元返回到其原始逻辑状态。本地存储器控制器265可以在读取操作之后将逻辑状态重写到目标存储器单元。在一些示例中，可将重写操作视为读取操作的一部分。另外，激活单个访问线(诸如字线210)可扰乱存储在与该访问线进行电子通信的一些存储器单元中的状态(例如，在数字线上存在电压干扰的情况下)。因此，可以在可能尚未被访问的一或多个存储器单元上执行重写操作或刷新操作。

如上所述，为降低(例如，减轻)在取消选定数字线215上的电压干扰，存储器管芯200的存储器单元205可以被配置成可与包含电压电平移位器电路的写入电路耦合。第一电压(例如，写入电压)可以经由电平移位器电路被施加到存储器单元205，并且电平移位器电路可以控制沿关联的数字线215的第一电压更改的转换速率。在一些示例中，数字线215还可以通过电平移位器电路被接地，在一些示例中，这可以导致沿选定数字线215的第二电压更改，其中第二电压更改的转换速率可以由电平移位器电路控制。在一些示例中，降低或以其它方式调整沿数字线215的电压更改的转换速率可以导致沿相邻数字线的更低电压干扰。因此，由于更低电压干扰，与相邻的取消选定数字线215耦合的存储器单元205可以不受影响或者可以不更改逻辑状态。

图3A和3B通过根据如本文中所公开的各种示例的滞后曲线300-a和300-b图示了铁电存储器单元的非线性电属性的示例。滞后曲线300-a和300-b分别图示了示例性铁电存储器单元写入和读取过程。滞后曲线300-a和300-b将存储在铁电电容器(例如，参照图2所描述的电容器240)上的电荷Q描述为电压差V的函数。

铁电材料的特征在于自发电极化，即，它在没有电场的情况下保持非零电极化。示例铁电材料包含钛酸钡(BaTiO3)、钛酸铅(PbTiO3)、钛酸锆铅(PZT)和钽酸锶铋(SBT)。本文中所描述的铁电电容器可以包含这些或其它铁电材料。铁电电容器内的电极化导致在铁电材料表面的净电荷，并且通过电容器端子吸引相反的电荷。因此，电荷被存储在铁电材料和电容器端子的界面处。由于在没有外部施加的电场的情况下可以将电极化保持相对长的时间，甚至无限长的时间，因此，与例如在DRAM阵列中所采用的电容器相比较，可以显着地减少电荷泄漏。这可以降低对执行刷新操作的需要。

滞后曲线300-a和300-b可以从电容器的单个端子的角度来理解。例如，如果铁电材料具有负极化，则正电荷在端子处累积。同样地，如果铁电材料具有正极化，则负电荷在端子处累积。另外，滞后曲线300-a和300-b中的电压表示跨电容器的电压差，并且是定向的。例如，可以通过将正电压施加到所述端子(例如，单元板)和将第二端子(例如，单元底部)保持接地(或近似零伏(0V))来实现正电压。可以通过将所述端子保持接地和将正电压施加到第二端子来施加负电压-即，可以施加正电压以将所述端子负极化。类似地，可以将两个正电压、两个负电压或正电压与负电压的任何组合施加到适当电容器端子以生成滞后曲线300-a和300-b中所示的电压差。

如在滞后曲线300-a中所描绘的，铁电材料可以保持带有零电压差的正或负极化，导致两个可能的带电状态：电荷状态305和电荷状态310。根据图3A和3B的示例，电荷状态305表示逻辑0，并且电荷状态310表示逻辑1。在一些示例中，可以反转相应电荷状态的逻辑值以适应用于操作存储器单元的其它方案。

通过施加电压来控制铁电材料的电极化，并且由此控制电容器端子上的电荷，可以将逻辑0或1写入存储器单元。例如，跨电容器施加净正电压315导致电荷积累，直至达到电荷状态305-a。在移除电压315时，电荷状态305-a跟随路径320，直至它到达在零电压的电荷状态305。类似地，通过施加净负电压325来写入电荷状态310，这导致电荷状态310-a。在移除负电压325之后，电荷状态310-a跟随路径330，直至它到达在零电压的电荷状态310。电荷状态305-a和310-a也可以被称为剩余极化(Pr)值，即，在移除外部偏压(例如，电压)时保留的极化(或电荷)。矫顽电压是电荷(或极化)为零的电压。

为读取或感测铁电电容器的所存储的状态，可以跨电容器施加电压。作为响应，所存储的电荷Q更改，并且更改的程度取决于初始电荷状态-即，最终所存储的电荷(Q)取决于初始存储的是电荷状态305-b还是310-b。例如，滞后曲线300-b图示了两个可能的所存储的电荷状态305-b和310-b。可以如参照图2所讨论的跨电容器240施加电压335。在其它示例中，可以将固定电压施加到单元板，并且虽然被描绘为正电压，但电压335可以为负的。响应于电压335，电荷状态305-b可以跟随路径340。同样地，如果最初存储了电荷状态310-b，则它跟随路径345。电荷状态305-c和电荷状态310-c的最终位置取决于一或多个因素，包含特定感测方案和电路。

在一些示例中，最终电荷可以取决于连接到存储器单元的数字线的本征电容。例如，如果电容器被电连接到数字线，并且电压335被施加，则数字线的电压可以由于其本征电容而上升。在感测组件处所测量的电压可以不等于电压335，而是可以取决于数字线的电压。在滞后曲线300-b上最终电荷状态305-c和310-c的位置可以因此取决于数字线的电容，并且可以通过负载线分析来确定，即，电荷状态305-c和310-c可以相对于数字线电容来定义。作为结果，电容器的电压、电压350或电压355可以是不同的，并且可以取决于电容器的初始状态。

通过将数字线电压与参考电压进行比较，可以确定电容器的初始状态。数字线电压可以是在电压335与跨电容器的最终电压(电压350或电压355)之间的差-即，在电压335与电压350之间的差或在电压335与电压355之间的差。可以生成参考电压，使得其幅度在两个可能的数字线电压的两个可能的电压之间，以确定所存储的逻辑状态-即，数字线电压是高于还是低于参考电压。在由感测组件进行比较时，可以确定感测的数字线电压高于或低于参考电压，并且可以确定铁电存储器单元的存储逻辑值(即，逻辑0或1)。在一些情况下，感测组件可以对从电容器读取的电荷求积分，并且可输出积分电荷电平以确定铁电存储器单元的所存储的逻辑值。

在一些示例中，铁电存储器单元可以在读取操作之后保持初始逻辑状态。例如，如果存储了电荷状态305-b，则在读取操作期间，电荷状态可以跟随路径340到电荷状态305-c，并且在移除电压335之后，电荷状态可以通过在相反方向上跟随路径340而返回到初始电荷状态305-b。在一些示例中，铁电存储器单元可以在读取操作之后失去其初始逻辑状态。例如，如果存储了电荷状态310-b，则在读取操作期间，电荷状态可以跟随路径345到电荷状态305-c，并且在移除电压335之后，电荷状态可以通过跟随路径340而放松到电荷状态305-b。

滞后曲线300-b图示了读取被配置成存储电荷状态305-b和电荷状态310-b的存储器单元的示例。如参照图2所述，可以经由数字线215和板线220将读取电压335施加为例如电压差。滞后曲线300-b可以图示其中读取电压335为负电压差Vcap(例如，其中Vbottom-Vplate是负的)的读取操作。跨电容器的负读取电压可以被称为“板高”(platehigh)读取操作，其中板线220最初被取为高电压，并且数字线215最初处在低电压(例如，接地电压)。虽然读取电压335被示为跨铁电电容器240的负电压，但在备选操作中，读取电压可以是跨铁电电容器240的正电压，这可以被称为“板低”(plate low)读取操作。

在选择存储器单元205(例如，如参照图2所述通过激活开关组件245)时可以跨铁电电容器240施加读取电压335。在将读取电压335施加到铁电电容器240时，电荷可以经由数字线215和板线220流入或流出铁电电容器240，并且根据铁电电容器240是处于电荷状态305-a(例如，逻辑1)还是处于电荷状态310-a(例如，逻辑0)，可以产生不同的电荷状态。

图4图示了根据如本文中所公开的示例的支持访问线干扰减轻的存储器装置400的示例。存储器装置400可以包含字线210、数字线215和存储器单元的阵列(例如，包含存储器单元405和存储器单元410)。在一些示例中，存储器装置400可以是交叉点架构、支柱架构或平面架构的示例。存储器装置400可以是如参照图2所述的存储器管芯200的示例或包含存储器管芯200。在一些示例中，如参照图1-3所述，存储器装置400可以实现作为读取或写入操作的一部分的存储器单元选择规程。

存储器装置400可以实现选择规程以选择存储器单元405(例如，或多个存储器单元405)，其中存储器单元405可以位于字线210-b与数字线215-b的交叉点处。在一些示例中，字线210-b和数字线215-b可以另外或备选地被称为选定字线210-b和选定数字线215-b。其它字线210(例如，字线210-a和210-c)可以被称为未选定字线210或取消选定字线210，而其它数字线215(例如，数字线215-a和215-c)可以被称为未选定数字线215或取消选定数字线215。

在一些示例中，存储器装置400可以通过将电压施加到选定字线210-b和将电压施加到选定数字线215-b(例如，经由选择组件)来选择存储器单元405。施加到字线210-b的电压可以激活开关组件420-a、420-b和420-c，并且由此将数字线215-a、215-b和215-c分别耦合到存储器单元410-a、405和410-c。施加到数字线215-b的电压可以被用来在存储器单元405上进行读取，写入或执行其它功能，而数字线215-b与存储器单元405相耦合。

在一些示例中，存储器装置400可以取消选择在选定数字线(例如，数字线215-b)之间的其它数字线215(例如，数字线215-a和215-c)。例如，可以通过激活分流器425-a和425-c以将数字线215-a和215-c与板415耦合来取消选择数字线215-a和215-c，其中如参照图2所述，板415可以与板线耦合或者是板线的示例。板415可以与每个存储器单元(例如，存储器单元405和存储器单元410)的顶板430相耦合，使得每个存储器单元的顶板430可以与板415处于相同的电压。如果取消选定数字线215-a和215-c与板415耦合(例如，经由分流器425-a和425-c)，则取消选定数字线215还可以处于与板415相同的电压。因此，跨存储器单元410的电压差(例如，从顶板430到底板435)可以这零(例如，因为板415与顶板430相耦合，而数字线215与底板435相耦合，并且两者均处于相同的电压)。在一些示例中，保持跨存储器单元410-a和410-b的零电压可以防止在存储器单元405上执行访问操作时对存储器单元410-a和410-b的干扰(例如，存储器单元410的逻辑状态的更改)。在一些示例中，取消选定数字线215可以在访问操作(例如，读取操作、写入操作等)期间充当用于任何选定数字线(例如，数字线215-b)的遮蔽。

在一些示例中，数字线215-b上的电压中的更改(例如，作为单元选择或激活规程的结果)可以造成在数字线215-a、215-c或两者上的电压干扰。此类干扰可以造成跨存储器单元410-a和/或410-b的电压差在一段时间内为非零(例如，直至数字线215-a和/或215-c的电压与板415的电压相等)。在一些示例中，存储器装置400可以被配置有更长的数字线215，例如以实现一或多个益处(例如，以提供用于一或多个电路的区域，以增大存储器装置的密度)。更长的数字线215可以具有更大的电容(例如，在与非加长的数字线215相比较时)，并且从此类数字线215施加或移除电压可以在相邻数字线215中造成电压干扰。例如，从选定数字线215-b施加或移除电压可以将数字线215-b与一或多个取消选定数字线215电容耦合(例如，可以形成桥)，使得如果数字线215-b上的电压变高或变低，则一或多个取消选定数字线215上的电压可以分别变高或变低(例如，瞬时地)。取消选定数字线215(例如，数字线215-a和215-c)上的电压中的此类干扰可以经由可以在多个电压更改上发生的累积锤击效应而影响被耦合的存储器单元410的逻辑状态。

为降低(例如，减轻)在取消选定数字线215上的电压干扰，存储器装置400的存储器单元(例如，存储器单元405和存储器单元410)可以被配置成可与包含电压电平移位器电路的写入电路耦合。例如，可以经由与存储器单元405关联的写入电路的电压电平移位器电路来控制在数字线215-b上的电压中的更改。在一些示例中，写入电路可以与用来在读取操作期间感测存储器单元405的逻辑状态的感测组件(例如，锁存器)相耦合。写入电路可以被配置成在完成读取操作之后将逻辑状态(例如，如先前存储在存储器单元405上的相同逻辑状态或不同逻辑状态)写入到存储器单元405。第一电压(例如，写入电压)可以经由电平移位器电路(例如，动态电平移位器电路)被施加到存储器单元405，并且电平移位器电路可以控制沿数字线215-b的第一电压更改的转换速率(例如，将数字线215-b引到写入电压)。例如，可以经由与动态电平移位器电路的上拉电路耦合的电流镜电路(例如，电流驱动器电路或电流跟随器电路)来控制写入电压的转换速率。电流镜电路可以控制施加到上拉电路的电压或电流。在一些示例中，降低或以其它方式调整沿数字线215-b的第一电压更改的转换速率可以导致沿数字线215-a和/或215-c的更低电压干扰。

数字线215-b还可以通过动态电平移位器电路被接地。在一些示例中，接地数字线215-b可以将写入电压施加到数字线215-b。在一些示例中，将数字线215-b接地可以从数字线215-b移除写入电压(例如，第一电压)，这可以导致沿数字线215-b的第二电压更改。可以经由与动态电平移位器电路的下拉电路耦合的电流驱动器电路来控制第二电压更改的转换速率(例如，通过控制施加到下拉电路的电压或电流)。如上所述，控制第二电压更改的转换速率可以导致沿数字线215-a和/或215-c的更低电压干扰。因此，由于更低电压干扰，与数字线215-a和/或215-c耦合的存储器单元可以不受影响或者可以不更改逻辑状态。在一些示例中，由于单元动力学，调整第一和第二电压更改的转换速率可以导致对单元编程时间的小影响。

图5A图示了根据如本文中所公开的示例的支持访问线干扰减轻的电路图501的示例。电路图501图示了字线210、数字线215、板线220和可与存储器单元505相耦合的另外组件。电路图501可以表示用于访问操作(诸如如参照图1-4所述的读取或写入操作)的部分的感测电路和写入电路。例如，电路图501可以图示写入电路，如参照图4所述，该写入电路可以控制沿选定数字线215的一或多个电压更改的转换速率，以降低(例如，减轻)对相邻数字线215的电压干扰。在一些示例中，在与选定数字线215关联的读取或写入操作期间，电路图501中所图示的电路可以选择性地与选定数字线215相耦合，并且可以与其它(例如，相邻)数字线215去耦合。

通过将电压施加到字线210-d以激活开关组件(例如，开关组件420-d)和将选定数字线215-d耦合到存储器单元505，可以访问或选择存储器单元505。可以将一或多个电压施加到数字线215-d和板线220-a，以在存储器单元505上执行访问操作(例如，读取、写入等)。存储器单元505可以与感测电路相耦合，该感测电路包含放大组件520和被配置成经由数字线215-d的电压来感测存储器单元505的逻辑状态(例如，作为读取操作的一部分)的感测组件515(例如，锁存器)。存储器单元505还可以与包含电平移位器电路525(例如，动态电平移位器电路525-a)的写入电路相耦合，该写入电路被配置成经由数字线215-d的电压将逻辑状态写入到存储器单元505(例如，作为写入或写回操作的一部分)。在一些示例中，如所图示的，写入电路的一或多个部分可与感测电路的一或多个部分相耦合。

可以通过施加第一电源电压532(例如，外设电路电压(V

对于存储器单元505的读取操作，数字线215-d可以经由分流器(例如，分流器晶体管425-d)与本地数字线512相耦合，而其它数字线(例如，数字线215-e)可以经由分流器(例如，晶体管425-e)与本地数字线512去耦合。放大组件520可以经由开关组件510-g与本地数字线512相耦合，并且可以通过使预充电电压PRECH 522转为生效(asserted)而被初始化，该预充电电压PRECH 522可以初始化差分放大器521(例如，到偏置电压V

放大组件520可以因此对在字线210-d被激活之后经由数字线215-d从存储器单元505读取的电荷求积分，并且可以输出可以低于V

开关组件510-a和510-b中的一或多个还可以被激活以将感测组件515耦合到I/O总线(例如，与存储器控制器耦合)以输出由存储器单元505的读取操作产生的数据的逻辑状态(例如，反相或非反相)。开关组件510-c或510-d之一可以被激活以基于要被写入到存储器单元505的所确定的逻辑状态来将感测组件515与写入电路耦合。在一个示例中，开关组件510-c可以被激活以将逻辑状态写入到对应于先前存储在存储器单元505上的逻辑状态的存储器单元505(例如，写回非反相逻辑状态)，而开关组件510-d可以被激活以将不同的逻辑状态写入到存储器单元505(例如，翻转或相反的逻辑状态)。开关组件510中的一些可能要经受超过用于薄栅极晶体管的操作范围的电压，并且因此可以是厚栅极装置。例如，开关组件510-c、510-d、510-e和510-g可能在一或多个节点(例如，源极、栅极、漏极)上经历高于V

写入电路可以被配置有电平移位器电路525-a，其中所确定的逻辑状态可以经由电平移位器电路525-a被写入到存储器单元505。如参照图4所述，电平移位器电路525-a可以控制施加到存储器单元505和从存储器单元505移除的写入电压的转换速率(例如，作为写入操作的一部分)。电平移位器电路525-a可以包含上拉电路530-a(例如，正金属氧化物半导体(PMOS)晶体管)，其与可以经由电压V

动态电平移位器电路525-a还可以包含下拉电路535-a(例如，负金属氧化物半导体(NMOS)晶体管)，其与可以经由电压V

电平移位器电路525-a可以被配置成将写入电压从V

例如，开关组件510-e可以在将逻辑状态写入到存储器单元505之前被激活，而V

如果经由放大组件520和感测组件515从存储器单元505读取对应于“0”的逻辑状态，则NodeA 516可以锁存对应于V

另一选择为，如果经由放大组件520和感测组件515从存储器单元505读取对应于“1”的逻辑状态，则NodeA 516可以锁存接地电压。开关组件510-e可以被激活并且随后被停用以将节点560-a与V

如上所述，开关组件510-d可以被用来将反相逻辑状态写回到存储器单元505，其中动态节点560-a的状态由NodeB 517(NodeA 516的逆)确定，并且电平移位器电路525-a的操作与上述的操作类似。

在一些示例中，为降低NodeA处于V

图5B图示了根据如本文中所公开的示例的支持访问线干扰减轻的电路图502的示例。电路图502可以与电路图501中所表示的一或多个组件相耦合，并且与电路图501相比较，可以包含另外的组件。电路图502可以表示与用于访问操作(诸如如参照图1–5A所述的读取或写入操作)的感测电路耦合的部分的写入电路。例如，电路图502可以图示写入电路，如参照图4和5A所述，该写入电路包含被配置成控制沿选定数字线215的一或多个电压更改的转换速率，以降低(例如，减轻)对其它数字线215的电压干扰的电平移位器电路525(例如，动态电平移位器电路525-b)。

电路图502可以与对应于电路图501的一或多个部分耦合或表示对应于电路图501的一或多个部分。例如，节点560-b可以是节点560的示例，或者动态电平移位器电路525-b可以是参照图5A所描述的动态电平移位器电路525的示例。在一些示例中，动态电平移位器电路525-b可以包含上拉电路530-b和下拉电路535-b，如参照图5A所述，其每一个可以与电流镜电路(例如，电流驱动器电路)相耦合以控制通过相应电路的电流和/或电压。电路图502还可以包含本地数字线512-a，本地数字线512-a可以是参照图5A所描述的本地数字线512的示例或与其耦合。电路图502可以另外包含半锁存器565-a，如参照图5A所述，半锁存器565-a可以使节点560-b避免在未经由开关组件510-c或开关组件510-d被拉到接地时浮动。

半锁存器565-a可以包含开关组件510-i(例如，PMOS)和开关组件510-j(例如，PMOS)，其中开关组件510-j可以与开关组件510-i，与在V

图6A和6B图示了根据如本文中所公开的示例的支持访问线干扰减轻的时序图601和602的示例。时序图601和602图示了在读取操作和对应写入操作(例如，重写操作)期间的规程。读取操作可以对应于在t0与t3之间包含初始时期620到第二时期630的时间周期。写入操作可以对应于在t3与t7之间包含第三时期635到第六时期650的时间周期。时序图601和602示出了与电路图501和502中所描绘并且参照图5所描述的电路的组件关联的各种电压电平。时序图601和602还可以示出与存储器装置的一或多个组件关联的电压电平，所述组件可以是参照图4所描述的存储器装置400的示例。时序图601和602可以图示用于存储器单元读取和写入规程的技术，所述技术可以降低未包含在读取和写入规程中的相邻数字线上的干扰。

例如，时序图601和602可以图示用于调整施加到选定数字线的电压(例如，数字线电压(V

在也可以被称为闲置周期的初始时期620(例如，在t0开始)期间，可以将选定数字线和选定字线保持在恒定电压(例如，处于或接近接地电压(V

在t1，第一时期625可以开始，其可以被称为信号发展时期。在t1或在t1之后，V

在t2，第二时期630可以开始，其可以被称为感测阶段。在t2或在t2之后，V

在t3，写入操作可以从第三时期635开始，其中第三时期635可以被称为数字线充电阶段。在t3或在t3之后，隔离器开关组件可以激活以将感测组件与感测放大器隔离(例如，去耦合)。在t3或在t3之后，将电平移位器电路节点耦合到电压源的开关组件可以被激活，使得节点可以被驱动到电压源的电压(例如，V

在第一示例中，写回到存储器单元的逻辑状态可以是“1”，并且数字线可以经由电平移位器电路与电压源相耦合，使得V

在t4，第四时期640可以开始，其可以被称为写回阶段。在t4或在t4附近，V

在t5，第五时期645可以开始，其可以被称为数字线放电阶段。在t5或在t5之后，可以通过从对应组件移除电压来停用感测组件的组件。还可以停用将电平移位器电路节点耦合到电压源(例如，V

在t6，第六时期650可以开始，并且数字线的放电可以被完成。在t6或在t6之后，下拉电路可以被停用。在t6或在t6之后，可以从字线移除V

图7示出了根据如本文中所公开的示例的支持访问线干扰减轻的存储器装置705的框图700。存储器装置705可以是如参照图4-6所述的存储器装置的方面的示例。存储器装置705可以包含读取组件710、耦合组件715、写入组件720和转换速率组件725。这些模块中的每一个可以直接或间接地彼此进行通信(例如，经由一或多个总线)。

读取部件710可以读取铁电存储器单元的第一逻辑状态，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线，并且在感测电路锁存第一电压或第二电压。在一些示例中，读取第一逻辑状态包含将基于铁电存储器单元在数字线上生成的电压与参考电压进行比较。

耦合组件715可以基于锁存第一电压或第二电压来将感测电路与数字线去耦合。在一些示例中，耦合组件715可以基于锁存第一电压或第二电压来将感测电路与写入电路耦合。在一些示例中，耦合组件715可以将与铁电存储器单元关联的数字线和感测电路选择性地耦合以便读取第一逻辑状态和写入第二逻辑状态。

写入组件720可以将第二逻辑状态写回到铁电存储器单元，该写入包含为在读取第一逻辑状态之后的写回操作将数字线驱动到第三电压或第四电压，其中第三电压或第四电压中的至少一个不同于第一电压和第二电压。在一些示例中，写入组件720可以将第二逻辑状态写入到铁电存储器单元，该写入包含控制数字线的第一转换速率以便将数字线驱动到高于第一电压或第二电压的第三电压。

在一些示例中，写入第二逻辑状态包含将第二逻辑状态选择为与第一逻辑状态相同。在一些示例中，写入第二逻辑状态包含使第一逻辑状态反相以获得第二逻辑状态。在一些示例中，第一逻辑状态与第二逻辑状态相同。在一些示例中，第一逻辑状态不同于第二逻辑状态。

转换速率组件725可以在施加第三电压时控制数字线的第一转换速率。在一些示例中，转换速率组件725可以在施加第三电压时控制供应到数字线的电流。在一些示例中，转换速率组件725可以在将数字线从第三电压驱动到第四电压时控制数字线的第二转换速率。在一些示例中，转换速率组件725可以在将数字线从第三电压驱动到第四电压时控制从数字线移除的电流。在一些示例中，将第二逻辑状态写入到铁电存储器单元包含在将数字线驱动到第三电压之后，控制数字线的第二转换速率以便将数字线从第三电压驱动到第四电压。

图8示出了流程图，图示了根据本公开的方面的支持访问线干扰减轻的一或多种方法800。方法800的操作可以由如本文所述的存储器装置或其组件实现。例如，方法800的操作可以由如参照图7所述的存储器装置执行。在一些示例中，存储器装置可以执行指令集以控制存储器装置的功能元件来执行所描述的功能。另外或另一选择为，存储器装置可以使用专用硬件来执行所描述的功能的方面。

在805，存储器装置可以读取铁电存储器单元的第一逻辑状态，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线，并且在感测电路锁存第一电压或第二电压。805的操作可以根据本文中所描述的方法来执行。在一些示例中，805的操作的方面可以由如参照图7所述的读取组件执行。

在810，存储器装置可以基于锁存第一电压或第二电压来将感测电路与数字线去耦合。810的操作可以根据本文中所描述的方法来执行。在一些示例中，810的操作的方面可以由如参照图7所述的耦合组件执行。

在815，存储器装置可以将第二逻辑状态写回到铁电存储器单元，该写入包含为在读取第一逻辑状态之后的写回操作将数字线驱动到第三电压或第四电压，其中第三电压或第四电压中的至少一个不同于第一电压和第二电压。815的操作可以根据本文中所描述的方法来执行。在一些示例中，815的操作的方面可以由如参照图7所述的写入组件执行。

在一些示例中，如本文中所述的设备可以执行一或多种方法，诸如方法800。设备可以包含用于读取铁电存储器单元的第一逻辑状态的特征、装置或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线和在感测电路处锁存第一电压或第二电压，基于锁存第一电压或第二电压来将感测电路与数字线去耦合，以及将第二逻辑状态写回到铁电存储器单元，该写入包含为在读取第一逻辑状态之后的写回操作将数字线驱动到第三电压或第四电压，其中第三电压或第四电压中的至少一个不同于第一电压和第二电压。

在本文中所述的方法800和设备的一些示例中，读取第一逻辑状态包含将基于铁电存储器单元而在数字线上生成的电压与参考电压进行比较。在本文中所述的方法800和设备的一些示例中，写入第二逻辑状态可以包含用于选择与第一逻辑状态相同的第二逻辑状态的操作、特征、装置或指令。在本文中所述的方法800和设备的一些示例中，写入第二逻辑状态可以包含用于使第一逻辑状态反相以获得第二逻辑状态的操作、特征、装置或指令。

本文中所描述的方法800和设备的一些示例可以进一步包含用于在施加第三电压时控制数字线的第一转换速率的操作、特征、装置或指令。在本文中所描述的方法800和设备的一些示例中，在施加第三电压时控制数字线的第一转换速率可以包含用于在施加第三电压时控制提供到数字线的电流的操作、特征、装置或指令。本文中所描述的方法800和设备的一些示例可以进一步包含用于在将数字线从第三电压驱动到第四电压时控制数字线的第二转换速率的操作、特征、装置或指令。本文中所描述的方法800和设备的一些示例可以进一步包含用于在将数字线从第三电压驱动到第四电压时控制从数字线移除的电流的操作、特征、装置或指令。

图9示出了流程图，图示了根据本公开的方面的支持访问线干扰减轻的一或多种方法900。方法900的操作可以由如本文所述的存储器装置或其组件实现。例如，方法900的操作可以由如参照图7所述的存储器装置执行。在一些示例中，存储器装置可以执行指令集以控制存储器装置的功能元件来执行所描述的功能。另外或另一选择为，存储器装置可以使用专用硬件来执行所描述的功能的方面。

在905，存储器装置可以读取铁电存储器单元的第一逻辑状态，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线，并且在感测电路锁存第一电压或第二电压。905的操作可以根据本文中所描述的方法来执行。在一些示例中，905的操作的方面可以由如参照图7所述的读取组件执行。

在910，存储器装置可以基于锁存第一电压或第二电压来将感测电路与数字线去耦合。910的操作可以根据本文中所描述的方法来执行。在一些示例中，910的操作的方面可以由如参照图7所述的耦合组件执行。

在915，存储器装置可以将第二逻辑状态写回到铁电存储器单元，该写入包含为在读取第一逻辑状态之后的写回操作将数字线驱动到第三电压或第四电压，其中第三电压或第四电压中的至少一个不同于第一电压和第二电压。915的操作可以根据本文中所描述的方法来执行。在一些示例中，915的操作的方面可以由如参照图7所述的写入组件执行。

在920，存储器装置可以在施加第三电压时控制数字线的第一转换速率。920的操作可以根据本文中所描述的方法来执行。在一些示例中，920的操作的方面可以由如参照图7所述的转换速率组件执行。

图10示出了流程图，图示了根据本公开的方面的支持访问线干扰减轻的一或多种方法1000。方法1000的操作可以由如本文所述的存储器装置或其组件实现。例如，方法1000的操作可以由如参照图7所述的存储器装置执行。在一些示例中，存储器装置可以执行指令集以控制存储器装置的功能元件来执行所描述的功能。另外或另一选择为，存储器装置可以使用专用硬件来执行所描述的功能的方面。

在1005，存储器装置可以读取铁电存储器单元的第一逻辑状态，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线，并且在感测电路锁存第一电压或第二电压。1005的操作可以根据本文中所描述的方法来执行。在一些示例中，1005的操作的方面可以由如参照图7所述的读取组件执行。

在1010，存储器装置可以基于锁存第一电压或第二电压来将感测电路与数字线去耦合。1010的操作可以根据本文中所描述的方法来执行。在一些示例中，1010的操作的方面可以由如参照图7所述的耦合组件执行。

在1015，存储器装置可以基于锁存第一电压或第二电压来将感测电路与写入电路耦合。1015的操作可以根据本文中所描述的方法来执行。在一些示例中，1015的操作的方面可以由如参照图7所述的耦合组件执行。

在1020，存储器装置可以将第二逻辑状态写入到铁电存储器单元，该写入包含控制数字线的第一转换速率以便将数字线驱动到高于第一电压或第二电压的第三电压。1020的操作可以根据本文中所描述的方法来执行。在一些示例中，1020的操作的方面可以由如参照图7所述的写入组件执行。

在一些示例中，如本文中所述的设备可以执行一或多种方法，诸如方法1000。设备可以包含用于读取铁电存储器单元的第一逻辑状态的特征，装置或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读介质)，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线，并且在感测电路处锁存第一电压或第二电压；基于锁存第一电压或第二电压来将感测电路与数字线解耦；基于锁存第一电压或第二电压来将感测电路与写入电路耦合；以及将第二逻辑状态写入铁电存储器单元，该写入包含控制数字线的第一转换速率以便将数字线驱动到高于第一电压或第二电压的第三电压。

本文中所描述的方法1000和设备的一些示例可以进一步包含用于将第二逻辑状态写入铁电存储器单元的操作、特征、装置或指令，包含在将数字线驱动到第三电压之后，控制数字线的第二转换速率以便将数字线从第三电压驱动到第四电压。在本文中所描述的方法1000和设备的一些示例中，第一逻辑状态可以与第二逻辑状态相同。在本文中所描述的方法1000和设备的一些示例中，第一逻辑状态可以不同于第二逻辑状态。本文中所描述的方法1000和设备的一些示例可以进一步包含用于地将与铁电存储器单元关联的数字线和感测电路选择性耦合以便读取第一逻辑状态和写入第二逻辑状态的操作、特征、装置或指令。

图11示出了流程图，图示了根据本公开的方面的支持访问线干扰减轻的一或多种方法1100。方法1100的操作可以由如本文所述的存储器装置或其组件实现。例如，方法1100的操作可以由如参照图7所述的存储器装置执行。在一些示例中，存储器装置可以执行指令集以控制存储器装置的功能元件来执行所描述的功能。另外或另一选择为，存储器装置可以使用专用硬件来执行所描述的功能的方面。

在1105，存储器装置可以读取铁电存储器单元的第一逻辑状态，该读取包含将感测电路耦合到与铁电存储器单元关联的数字线，并且在感测电路锁存第一电压或第二电压。1105的操作可以根据本文中所描述的方法来执行。在一些示例中，1105的操作的方面可以由如参照图7所述的读取组件执行。

在1110，存储器装置可以基于锁存第一电压或第二电压来将感测电路与数字线去耦合。1110的操作可以根据本文中所描述的方法来执行。在一些示例中，1110的操作的方面可以由如参照图7所述的耦合组件执行。

在1115，存储器装置可以基于锁存第一电压或第二电压来将感测电路与写入电路耦合。1115的操作可以根据本文中所描述的方法来执行。在一些示例中，1115的操作的方面可以由如参照图7所述的耦合组件执行。

在1120，存储器装置可以将第二逻辑状态写入到铁电存储器单元，该写入包含控制数字线的第一转换速率以便将数字线驱动到高于第一电压或第二电压的第三电压。1120的操作可以根据本文中所描述的方法来执行。在一些示例中，1120的操作的方面可以由如参照图7所述的写入组件执行。

在1125，存储器装置可以在将数字线驱动到第三电压之后，控制数字线的第二转换速率以便将数字线从第三电压驱动到第四电压。1125的操作可以根据本文中所描述的方法来执行。在一些示例中，1125的操作的方面可以由如参照图7所述的转换速率组件执行。

应注意的是，上述方法描述了可能的实现，并且操作和步骤可以被重新布置或以其它方式修改，并且其它实现也是可能的。此外，可以组合来自两种或更多种方法的部分。

描述了一种设备。设备可以包含与行线和数字线耦合的铁电存储器单元、与数字线耦合并且被配置成通过为铁电存储器单元的读取操作锁存第一电压或第二电压来确定铁电存储器单元的第一逻辑状态的感测电路、及与数字线和感测电路耦合的写入电路，写入电路被配置成基于由感测电路锁存的第一电压或第二电压来将第二逻辑状态写入到铁电存储器单元，并且通过在读取操作之后为写回操作将第三电压或第四电压施加到数字线来写入第二逻辑状态，其中第三电压或第四电压中的至少一个不同于第一电压和第二电压。

在一些示例中，感测电路进一步包含感测放大器，该感测放大器可选择性地与数字线耦合并且被配置成感测存储在铁电存储器单元上的电荷状态。在一些示例中，写入电路可以经由第一可开关路径和第二可开关路径与感测电路相耦合，第一可开关路径将第二逻辑状态设置为与第一逻辑状态相同的状态，第二可开关路径将第二逻辑状态设置为与第一逻辑状态反相。在一些示例中，第三电压可以是比第一电压或第二电压高的电压，其中写入电路包含开关，该开关将写入电路的输入节点耦合到第三电压，并且在感测电路经由第一可开关路径或第二可开关路径到写入电路的耦合之前将输入节点与第三电压去耦合。

在一些示例中，写入电路进一步包含反馈晶体管，该反馈晶体管在写入电路将第三电压或第四电压施加到数字线之后将写入电路的输出节点耦合到输入节点。在一些示例中，写入电路包含电平移位器电路，其被配置成为写回操作将第三电压或第四电压施加到数字线。在一些示例中，电平移位器电路可以被配置成控制为写回操作将第三电压或第四电压施加到数字线的转换速率。在一些示例中，电平移位器电路包含第一电流驱动器和第二电流驱动器，第一电流驱动器被配置成施加第一电流以便控制施加第三电压的转换速率，第二电流驱动器被配置成施加第二电流以便控制施加第四电压的转换速率。

在一些示例中，第三电压可以是比第一电压或第二电压高的电压，其中，对于与施加用于写入操作的第三电压关联的第二逻辑状态，第二电流驱动器可以被配置成在写回操作结束时控制数字线从第三电压到第四电压的转换速率。在一些示例中，数字线可以是第一数字线，并且铁电存储器单元可以是经由字线和第一数字线可访问的第一铁电存储器单元，并且其中存储器装置包含经由字线和第二数字线可访问的第二铁电存储器单元，并且其中对于读取操作和写回操作，第二数字线可以经由开关与感测电路和写入电路去耦合。

在一些示例中，感测电路可与以第一电源电压相耦合，并且写入电路可以与可高于第一电源电压的第二电源电压相耦合。在一些示例中，感测电路包含锁存器以便为读取操作锁存第一电压或第二电压，该锁存器包含具有第一栅极氧化物厚度的第一组晶体管，其中写入电路包含驱动器以便为写回操作将第三电压或第四电压施加到数字线，该驱动器包含具有第二栅极氧化物厚度的第二组晶体管。

可以使用多种不同技术和工艺中的任一个来表示本文中所描述的信息和信号。例如，可以通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可以贯穿上文描述所引用的数据、指令、命令、信息、信号、比特、符号和芯片。一些附图可以将信号图示为单个信号；然而，本领域普通技术人员将理解，信号可以表示信号的总线，其中总线可以具有多种比特宽度。

如本文中所使用的，术语“虚拟接地”是指保持在大约零伏特(0V)的电压但不直接与接地相耦合的电路的节点。因此，虚拟接地的电压可以暂时波动并且在稳定状态返回到大约0V。虚拟接地可以使用各种电子电路元件来实现，诸如由运算放大器和电阻器组成的分压器。其它实现也是可能的。“虚拟接地”或“经虚拟接地”表示连接到大约0V。

术语“电子通信”、“导电接触”、“连接”和“耦合”可以指在组件之间的关系，其支持在组件之间信号的流动。如果在组件之间存在任何导电路径，其能够在任何时间支持在组件之间信号的流动，则组件被认为是彼此进行电子通信(或导电接触，连接或耦合)。在任何给定时间，基于包含所连接的组件的装置的操作，在彼此进行电子通信(或导电接触或连接或耦合)的组件之间的导电路径可以是开路或闭路。在连接的组件之间的导电路径可以是在组件之间的直接导电路径，或者在连接的组件之间的导电路径可以是间接导电路径，其可以包括中间组件，诸如开关、晶体管或其它组件。在一些示例中，可以例如使用诸如开关或晶体管的一或多个中间组件来将在连接的组件之间信号的流中断一段时间。

术语“耦合”是指从在组件之间的开路关系移动到在组件之间的闭路关系的情况，在开路关系中，当前不能通过导电路径在组件之间传递信号，在闭路关系中，能够通过导电路径在组件之间传递信号。在诸如控制器的组件将其它组件耦合在一起时，该组件发起允许信号通过先前不允许信号流动的导电路径在其它组件之间流动的更改。

术语“隔离”是指在组件之间的关系，其中信号当前不能在组件之间流动。如果在组件之间存在开路，则组件被彼此隔离。例如，开关打开时，由位于在组件之间的开关分隔的两个组件被彼此隔离。控制器将两个组件彼此隔离时，控制器使用先前允许信号流动的导电路径来影响防止信号在组件之间流动的更改。

本文中所使用的术语“层”是指几何结构的层或片。每层可以具有三维(例如高度、宽度和深度)并且可以覆盖表面的至少一部分。例如，层可以是二个维度大于第三维度的三维结构，例如薄膜。层可以包含不同的元件、组件和/或材料。在一些示例中，一个层可以由两个或两个以上子层组成。在一些附图中，出于说明的目的而描绘了三维层的二个维度。

如本文中所使用的，术语“电极”可以指电导体，并且在一些示例中，可以被用作到存储器单元或存储器阵列的其它组件的电触点。电极可以包含迹线、导线、导电线、导电层等，其提供在存储器阵列的元件或组件之间的导电路径。

可以在诸如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底上形成包含存储器阵列的本文中所论述的装置。在一些示例中，衬底是半导体晶片。在其它示例中，衬底可以是绝缘体上硅(SOI)衬底，诸如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上的半导体材料外延层。可以通过使用包含但不限于磷、硼或砷的各种化学物质的掺杂来控制衬底或衬底的子区域的导电率。可以在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段来执行掺杂。

本文中所讨论的开关元件或晶体管可以表示场效应晶体管(FET)，并且包括包含源极、漏极和栅极的三端装置。端子可以通过例如金属的导电材料连接到其它电子元件。源极和漏极可以是导电的，并且可以包括重掺杂(例如，简并)半导体区。源极和漏极可以由轻掺杂半导体区或通道分隔。如果通道是n型(即，多数载流子是电子)，则FET可以被称为n型FET。如果通道是p型(即，多数载流子是空穴)，则FET可以被称为p型FET。通道可以由绝缘栅氧化物封端。可以通过将电压施加到栅极来控制通道导电性。例如，分别将正电压或负电压施加到n型FET或p型FET可以导致通道变得导电。大于或等于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可以是“导通”的或被“激活”。小于晶体管的阈值电压的电压被施加到晶体管栅极时，晶体管可以是“关闭”的或被“停用”。

本文中陈述的描述结合附图描述了示例配置，并且不表示可以被实现的或在权利要求的范围内的所有示例。本文中所使用的术语“示例性”表示“充当示例、实例或说明”，而不是“优选的”或“优于其它示例”。详细的描述包含提供对所描述的技术的理解的特定细节。然而，可在没有这些特定细节的情况下实践这些技术。在一些示例中，以框图形式示出了众所周知的结构和装置以避免使所描述示例的概念模糊。

在附图中，相似的组件或特征可以具有相同的附图标记。进一步，可以通过在参考标记之后加上破折号和在类似组件之间进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标签，则该描述适用于具有相同第一参考标号的类似组件中的任一个，而与第二参考标签无关。

通过设计成执行本文中所描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任一组合，可以实现或执行结合本文中的公开所描述的各种说明性框和模块。通用处理器可以是微处理器，但在备选方案中，处理器可以是任何处理器、控制器、微控制器或状态机。处理器还可以被实现为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核的一或多个微处理器或任何其它此类配置)。

可以在硬件、由处理器执行的软件、固件或其任意组合中实现本文中所描述的功能。如果在由处理器执行的软件中实现，则功能可以作为一或多个指令或代码存储在计算机可读介质上或通过所述计算机可读介质传送。其它示例和实现在本公开和所附权利要求的范围内。例如，由于软件的特性，能够使用由处理器执行的软件、硬件、固件、硬连线或这些的任一个的组合来实现上述功能。实现功能的特征还可以在物理上位于各种位置，包含经分布而使得在不同的物理位置实现部分的功能。此外，如本文中所使用的，包含在权利要求中，如在项目列表中所使用的“或”(例如，由诸如“中的至少一个”或“的一或多个”的短语开头的项目列表)指示包含列表，使得例如A、B或C中的至少一个的列表表示A或B或C或AB或AC或BC或ABC(即，A和B和C)。此外，如本文中所使用的，短语“基于”不应被解释为对封闭的条件集的引用。例如，被描述为“基于条件A”的示例性步骤可以在不脱离本公开的范围的情况下是基于条件A和条件B两者。换而言之，如本文中所使用的，短语“基于”应以与短语“至少部分地基于”相同的方式来解释。

计算机可读介质包含非暂时性计算机存储介质和通信介质，通信介质包含促进计算机程序从一个地方传送到另一个地方的任何介质。非暂时存储介质可以是能够由通用或专用计算机访问的任何可用介质。作为示例而非限制，非暂时性计算机可读介质能够包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、紧致盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁存储装置或能够被用来以指令或数据结构的形式携带或存储所需程序代码装置和能够由通用或专用计算机或通用或专用处理器访问的任何其它非暂时性介质。此外，任何连接被适当地称为计算机可读介质。例如，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或诸如红外、无线电和微波的无线技术从网站、服务器或其它远程源传送软件，则同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或诸如红外、无线电和微波的无线技术被包含在介质的定义中。如本文中所使用的盘和光盘包括CD、激光盘、光盘、数字通用盘(DVD)、软盘和蓝光盘，其中盘通常磁性地再现数据，而光盘通过激光光学地再现数据。上述内容的组合也被包含在计算机可读介质的范围内。

提供本文中的描述以使得所属领域的技术人员能够制作或使用本公开。所属领域的技术人员将明白对本公开的各种修改，并且本文中所定义的一般原理可以在不脱离本公开的范围的情况下被应用于其它变化。因此，本公开不限于本文中所描述的示例和设计，而是将符合与本文中所公开的原理和新颖特征一致的最广范围。