用于多个行锤击刷新地址序列的设备及方法

摘要

本发明的实施例涉及用于产生多个行锤击地址刷新序列的设备及方法。实例设备可包含地址加扰器及刷新控制电路。所述地址加扰器可接收第一地址、响应于第一控制信号输出第二地址及响应于第二控制信号输出第三地址。所述第二地址可物理邻近所述第一地址，且所述第三地址可物理邻近所述第二地址。所述刷新控制电路可在所述第一控制信号活动时对所述第二地址执行刷新操作且在所述第二控制信号活动时对所述第三地址执行所述刷新操作。

说明书

此申请案主张2018年6月19日申请的第16/012,679号美国申请案的优先权，所述美国申请案出于任何目的以全文引用方式并入本文中。

背景技术

本发明大体上涉及半导体装置，且更明确来说，涉及半导体存储器装置。特定来说，本发明涉及易失性存储器，例如动态随机存取存储器(DRAM)。信息可作为积累在用作存储器单元的电容器中的电荷而存储在存储器中，除非进行周期性刷新，否则所述电荷将随时间衰减。

随着存储器组件在尺寸上减小，存储器单元密度大大增加。对特定存储器单元或存储器单元群组的重复存取(通常称为“行锤击(hammer)”)可导致附近存储器单元中的数据降级速度增加。可希望识别及刷新受行锤击影响的存储器单元。

发明内容

在至少一个方面中，本发明可涉及一种可包含地址加扰器及刷新控制电路的设备。所述地址加扰器可接收第一地址、可响应于第一控制信号输出第二地址及可响应于第二控制信号输出第三地址。所述第二地址可物理邻近所述第一地址，且所述第三地址可物理邻近所述第二地址。所述刷新控制电路可在所述第一控制信号活动时对所述第二地址执行刷新操作且可在所述第二控制信号活动时对所述第三地址执行所述刷新操作。

所述设备可包含可响应于刷新命令周期性地输出所述第一控制信号及所述第二控制信号中的每一者的循环发生器。所述循环发生器可比所述第二控制信号更频繁地输出所述第一控制信号。

所述设备可包含可响应于刷新命令产生刷新地址的刷新地址发生器。所述刷新控制电路可在所述第一控制信号及所述第二控制信号中的每一者非活动时进一步对所述刷新地址执行所述刷新操作。所述设备还可包含耦合到所述地址加扰器的地址比较器。所述地址比较器可将多个接收到的地址存储为跟踪记录、从地址输入电路接收所述第一地址及响应于检测到所述第一地址与所述多个接收到的地址中的一者之间的地址匹配将所述第一地址输出到所述地址加扰器。

在至少一个方面中，本发明可涉及一种可包含地址加扰器及刷新循环发生器的设备。所述地址加扰器可接收地址，且还可响应于第一命令信号基于所述接收到的地址提供第一刷新地址及可响应于所述第一命令信号及第二命令信号基于所述接收到的地址提供第二刷新地址。所述刷新循环发生器可依第一速率接收刷新信号，且进一步可基于所述第一速率依第二速率输出所述第一命令信号及可基于所述第二速率依第三速率输出所述第二命令。

所述第二速率可比所述第三速率更频繁。所述第一命令信号可响应于所述刷新信号的数次激活而激活。所述第二命令信号可响应于所述第一命令信号的数次激活而激活。所述设备还可包含锤击地址检测器，其可接收当前地址、确定所述当前地址是否是行锤击地址及将所述行锤击地址提供到所述地址加扰器。

所述第一刷新地址可包含多个第一刷新地址，每一第一刷新地址对应于存储器的多个第一字线中的一者；且所述第二刷新地址可包含多个第二刷新地址，每一第二刷新地址对应于存储器的多个第二字线中的一者。所述地址加扰器还可基于与所述接收到的地址的第一关系计算所述第一刷新地址及基于与所述接收到的地址的第二关系计算所述第二刷新地址。所述地址加扰器还可基于与所述接收到的地址的关系计算所述第一刷新地址及基于与所述第一刷新地址的关系计算所述第二刷新地址。

所述设备可包含可依所述第一速率输出自动刷新地址的刷新地址发生器。所述第一刷新地址及所述第二刷新地址可中断所述自动刷新地址中的至少一些作为输出。

在至少一个方面中，本发明可涉及一种方法。所述方法包含确定当前地址是否是侵略地址。所述侵略地址可对应于存储器的侵略字线。所述方法还包含产生对应于所述存储器的第一字线的第一刷新地址。所述第一字线与所述当前侵略字线可具有第一物理关系。所述方法还包含产生对应于所述存储器的第二字线的第二刷新地址。所述第二字线与所述当前侵略字线可具有第二物理关系。所述方法还包含依第一速率刷新所述第一字线及依第二速率刷新所述第二字线。

确定当前地址是否是侵略地址可包含对地址取样及比较所述当前地址与所述经取样地址。对所述地址取样可依随机或伪随机间隔发生。对所述地址取样可响应于来自内部振荡器的信号发生。

所述第一物理关系可包含所述第一字线邻近所述侵略字线，且所述第二物理关系可包含所述第二字线不邻近所述侵略字线。所述方法还可包含将所述当前地址改为第二地址及确定所述第二地址是否是第二侵略地址。所述第一刷新地址可基于所述侵略地址产生，且所述第二刷新地址可基于所述第二侵略地址产生。

在至少一个方面中，本发明可涉及一种可包含存储器单元阵列、命令地址输入电路、刷新地址控制电路及行解码器的设备。所述存储器单元阵列可包含字线，所述字线中的每一者对应于地址。所述命令地址输入电路可输出当前地址及命令。所述刷新地址控制电路可至少部分基于所述命令的速率依一速率对所述当前地址取样；及可通过确定所述当前地址是否匹配所述经取样地址中的至少一者来检测所述当前地址是否是侵略地址。所述刷新地址控制电路可选择性地输出刷新地址或第二刷新地址。所述行解码器可选择性地刷新对应于所述第一刷新地址的第一字线或对应于所述第二刷新地址的第二字线。所述第一字线与对应于所述侵略地址的侵略字线可具有第一关系，且所述第二字线与所述侵略字线可具有不同于所述第一关系的第二关系。

所述刷新地址控制电路可包含经配置以确定所述第一刷新地址或所述第二刷新地址是否应被选择性地输出的刷新循环发生器。所述刷新地址控制电路还可执行可包含输出刷新地址序列的自动刷新操作。所述刷新地址控制电路还可选择性地中断所述刷新地址序列以输出所述第一刷新地址或所述第二刷新地址。

附图说明

图1是根据本发明的实施例的半导体装置的框图。

图2是根据本发明的实施例的行解码器的框图。

图3是根据本发明的实施例的刷新地址控制电路的框图。

图4是根据本发明的实施例的刷新循环发生器的框图。

图5是根据本发明的实施例的第二刷新循环发生器的框图。

图6是展示根据本发明的实施例的在刷新循环发生器的操作期间产生的信号的时序图。

图7是根据本发明的实施例的基于行锤击地址产生多个刷新地址的方法的流程图。

具体实施方式

以下对特定实施例的描述在性质上仅是示范性的且决不希望限制本发明或其应用或使用。在本系统及方法的实施例的以下详细描述中，参考附图，附图形成本系统及方法的一部分且以说明的方式展示可实践所描述的系统及方法的特定实施例。足够详细地描述这些实施例以使所属领域的技术人员能够实践目前揭示的系统及方法，且应理解，可利用其它实施例且可在不背离本发明的精神及范围的情况下做出结构及逻辑变化。此外，为了清楚起见，当特定特征对所属领域的技术人员是显而易见时，将不论述这些特征的详细描述，以便不模糊本发明的实施例的描述。因此，不应以限制意义看待以下详细描述，且本发明的范围仅由所附权利要求书定义。

本发明涉及用于刷新受行锤击影响的不同存储器单元(或不同存储器单元群组)的设备及方法。正被锤击的存储器单元可称为侵略行(或侵略地址)。正受侵略行影响的存储器单元可称为受害行(或受害地址)。减轻行锤击效应的方法可刷新邻近侵略行的受害行。然而，还可存在不邻近侵略行的受害行。

本发明提供单独刷新不同受害行(或受害行群组)，其中每一受害行与侵略地址可具有不同关系。受害行与侵略行具有的关系可为基于刷新群组相对于侵略行的物理关系(例如距离或位置)。

不同受害行可经历不同程度的行锤击效应。举例来说，一个受害行可比不同受害行更快地降级。不同受害行受行锤击效应影响的程度可为基于其与锤击行的关系。举例来说，邻近受害行可经历比更远受害行更快的数据降级。出于此原因，可希望依不同速率刷新不同受害行。

图1是展示根据本发明的至少一个实施例的半导体装置10的总体配置的框图。

半导体装置10可包含集成在单个半导体芯片上的同步DRAM(SDRAM)，例如双倍数据速率4(DDR4)类型。半导体装置10可包含存储器单元阵列11，其设有多个字线WL及多个位线BL且具有其中存储器单元MC安置在多个字线与多个位线的相交处的配置。字线WL的选择由行解码器12实施，且位线BL的选择由列解码器13实施。存储器单元阵列11、行解码器12、列解码器13及读取/写入放大器14每一者被划分到对应于存储器单元阵列11的数个存储体的数个存储体中。如展示，例如，在图1中，存储器单元阵列11包含8个存储体BANK0到BANK7。

此外，半导体装置10设有命令/地址端子21、时钟端子23、数据端子24、数据掩码端子25及电力供应端子26及27作为外部端子。

命令/地址端子21接收外部C/A信号，所述外部C/A信号可为从半导体装置10外部输入的地址信号ADD及/或命令信号COM。来自命令/地址端子21的C/A信号经供应到命令地址输入电路31，命令地址输入电路31提供地址信号ADD及命令信号COM。地址信号ADD经供应到地址解码器电路32，地址解码器电路32将行地址XADD供应到行解码器12及将列地址YADD供应到列解码器13。行地址XADD还经供应到刷新地址控制电路40。

命令信号COM经供应到命令解码器34，命令解码器34通过对命令信号COM进行解码而产生各种内部命令。内部命令的实例包含活动信号ACT、预充电信号Pre、读取/写入信号R/W及自动刷新信号AREF。活动信号ACT、预充电信号PRE及刷新信号AREF全都被供应到刷新地址控制电路40。

活动信号ACT可为脉冲信号，其在命令信号COM指示行存取(活动命令)时被激活。当活动信号ACT被激活时，经指定存储体地址的行解码器12被激活。因此，选择及激活由行地址XADD指定的字线WL。预充电信号Pre可为脉冲信号，其在命令信号COM指示预充电时被激活。当预充电信号Pre被激活时，经指定存储体地址的行解码器12及由借此控制的行地址XADD指定的字线WL被取消激活。

读取/写入信号R/W可为脉冲信号，其在命令信号COM指示列存取(读取命令或写入命令)时被激活。当读取/写入信号R/W被激活时，列解码器13被激活。因此，选择由列地址YADD指定的位线BL。

因此，如果活动命令及读取命令被输入且如果行地址XADD及列地址YADD与它们同步被输入，那么从由行地址XADD及列地址YADD指定的存储器单元MC读取读取数据。读取数据DQ经由感测放大器SAMP、传送门TG、读取/写入放大器14及输入/输出电路15从数据端子24输出到外部。

另一方面，当活动命令及写入命令被输入且行地址XADD及列地址YADD与它们同步被输入时，执行写入操作，且写入数据DQ被输入到数据端子24。写入数据DQ经由输入/输出电路15、读取/写入放大器14、传送门TG及感测放大器SAMP而供应到存储器单元阵列11且被写入到由行地址XADD及列地址YADD指定的存储器单元MC。

刷新信号AREF可为脉冲信号，其在命令信号COM指示自动刷新命令时被激活。而且，当命令信号COM指示自刷新进入命令时，刷新信号AREF被激活。刷新信号AREF可在命令输入之后立即激活一次，且此后可以所要内部时序循环地激活。因此，刷新操作可自动地继续。自刷新退出命令可导致刷新信号AREF的自动激活以停止且返回到空闲状态。

刷新信号AREF经供应到刷新地址控制电路40。刷新地址控制电路40将刷新行地址RXADD供应到行解码器12，借此激活存储器单元阵列11中所含的预定字线WL，借此刷新对应存储器单元MC的信息。除了刷新信号AREF之外，活动信号ACT、行地址XADD及预充电信号Pre经供应到刷新地址控制电路40。刷新地址控制电路可控制刷新操作的时序，且可利用多于一个时序及/或多于一种方法计算刷新地址RXADD。刷新地址控制电路40可经控制以改变刷新地址RXADD的细节或可基于内部逻辑进行操作。

刷新地址控制电路40可选择性地使用活动信号ACT、预充电信号Pre、行地址XADD及/或刷新信号AREF中的一或多者以输出刷新行地址RXADD。刷新地址控制电路40可基于由刷新信号AREF指示的自动刷新操作计算及输出自动刷新地址。自动刷新地址可基于刷新信号AREF的频率依一频率输出。刷新地址控制电路40可选择性地输出锤击刷新地址(而非自动刷新地址)作为刷新地址RXADD。锤击刷新地址可基于响应于C/A输入21从地址解码器32接收的行地址XADD随时间的特性。刷新地址控制电路可对当前行地址XADD取样以确定其随时间的特性。取样可间歇地发生，其中每一样本基于随机或伪随机时序获取。刷新地址控制电路40可使用不同方法以基于经取样行地址XADD计算锤击刷新地址。

外部时钟信号CK及/CK被输入到时钟端子23。外部时钟信号CK及外部时钟信号/CK是互补信号，且其两者都被供应到时钟输入电路35。时钟输入电路35基于外部时钟信号CK及/CK产生内部时钟信号ICLK。内部时钟信号ICLK经供应到命令解码器34、内部时钟发生器36等。内部时钟发生器36产生控制输入/输出电路15的操作时序的内部时钟信号LCLK。

数据掩码端子25是数据掩码信号DM输入到其的端子。当数据掩码信号DM被激活时，抑制对应数据的覆写。

电力供应端子26是电力供应电势VDD及VSS供应到其的端子。供应到电力供应端子26的电力供应电势VDD及VSS经供应到电压发生器37。电压发生器37基于电力供应电势VDD及VSS产生各种内部电势VPP、VOD、VARY、VPERI等。内部电势VPP是主要用于行解码器12中的电势，内部电势VOD及VARY是用于存储器单元阵列11中的感测放大器SAMP中的电势，且内部电势VPERI是用于许多其它电路块中的电势。

电力供应端子27是电力供应电势VDDQ及VSSQ供应到其的端子。供应到电力供应端子27的电力供应电势VDDQ及VSSQ经供应到输入/输出电路15。电力供应电势VDDQ及VSSQ是与分别供应到电力供应端子26的电力供应电势VDD及VSS相同的电势。然而，专用电力供应电势VDDQ及VSSQ用于输入/输出电路15，使得由输入/输出电路15产生的电力供应噪声不会传播到其它电路块。

图2是根据本发明的实施例的行解码器200的框图。在本发明的一些实施例中，行解码器200可包含于图1的行解码器12中。

如图2中展示，行解码器200设有行激活时序发生器221，其接收刷新信号AREF、活动信号ACT及预充电信号Pre且产生状态信号RefPD、字线致动信号wdEn、感测放大器致动信号saEn及位线均衡信号BLEQ。状态信号RefPD经供应到多路复用器222，多路复用器222选择行地址XADD及刷新行地址RXADD中的一者。由多路复用器222选择的地址XADDi经供应到行冗余控制电路223。如果由地址XADDi指示的字线由冗余字线替换，那么命中信号RedMatch被激活，且产生行地址XADDd1(其为替换目的地)。地址XADDi及XADDd1经供应到多路复用器224；其中如果命中信号RedMatch未激活，那么选择地址XADDi；且如果命中信号RedMatch被激活，那么选择地址XADDd1。所选择地址XADD2经供应到X地址解码器225。X地址解码器225基于字线致动信号wdEn、感测放大器致动信号saEn及位线均衡信号BLEQ而控制由地址XADD2指示的字线、对应于其的感测放大器、均衡电路等的操作。

图3是展示根据本发明的实施例的刷新地址控制电路300的配置的框图。在本发明的一些实施例中，刷新地址控制电路300可包含于图1的刷新地址控制电路40中。

如图3中展示，刷新地址控制电路300可包含地址锤击检测器350及地址选择器352。地址锤击检测器350包含样本电路341、移位寄存器342、NAND门电路343、AND门电路344及锁存器电路345。

地址锤击检测器350可确定是否将给定地址视作“行锤击地址”(或侵略地址)。地址可为当前响应于输入到装置(例如，在图1的C/A端子21上)的地址ADD而正由地址解码器(例如图1的地址解码器32)提供的地址XADD。地址XADD可为地址ADD的行(字线)组件。经提供地址XADD可随着新外部地址ADD被提供到系统而改变。地址锤击检测器350可具有某一取样速率以对当前提供的地址XADD取样(例如锁存)且保存其以用于与随后提供的地址进行比较。地址锤击检测器350可间歇地(例如依随机或伪随机时序间隔)对由地址解码器正提供的当前地址XADD取样。地址锤击检测器可比较先前取样的地址与当前提供的地址XADD，以确定当前地址最近是否已被取样。地址锤击检测器350提供经识别行锤击地址地址作为行锤击地址HitXADD1。

地址选择器352可包含参考地址发生器347、循环发生器348、地址加扰器346、多路复用器349及NOR门电路354。地址选择器352接受地址锤击检测器350的输出且还接受刷新信号AREF作为输入。地址选择器基于这些输入计算且选择性地输出刷新地址RXADD。地址选择器352可响应于刷新信号AREF产生自动刷新地址Pre_RXADD。地址选择器352还可基于经识别锤击地址HitXADD1选择性地计算锤击刷新地址HitXADD2。地址选择器352可提供由不同计算所得的锤击刷新地址HitXADD2。哪些计算用于产生锤击刷新地址HitXADD2可基于例如内部时序循环。不同计算可表示对应于锤击地址HitXADD1的锤击字线之间的不同关系且用于对应于锤击刷新地址HitXADD2的刷新字线。举例来说，不同关系可为对应于地址的字线之间的不同物理关系。在一个实施例中，地址选择器可计算其中对应于HitXADD2的刷新字线邻近对应于HitXADD1的侵略字线的第一关系及其中刷新字线不邻近侵略字线(例如离侵略字线更远)的第二关系。在其它实例中可使用额外关系。

地址选择器352提供这些不同经计算地址中的一或多者作为刷新地址RXADD，接着，其可用于刷新存储器的对应位置。地址选择器352可依第一速率提供自动刷新地址Pre_RXADD作为刷新地址RXADD。地址选择器352可基于自动刷新地址Pre_RXADD被提供的次数依第二速率提供锤击刷新地址HitXADD2的第一计算作为刷新地址RXADD。地址选择器352可基于第一锤击刷新地址HitXADD2被提供的次数依第三速率提供锤击刷新地址HitXADD2的第二计算作为刷新地址RXADD。

地址锤击检测器350包含取样信号发生器341，其响应于活动信号ACT、预充电信号Pre及/或内部振荡器信号Int_Osc产生第一取样信号S1(或“Armsample”)。活动信号ACT及预充电信号Pre可由命令解码器34响应于C/A信号产生且可指示对应于特定行地址XADD的存储器位置的激活或取消激活。内部振荡器信号Int_Osc可为由图1的半导体装置10的内部振荡器电路(未展示)输出的周期信号。在半导体装置10处于除了断电模式及自刷新模式之外的操作模式中时，内部振荡器电路可依规则模式输出Int_Osc。内部振荡器电路可为半导体装置10的一部分或可为单独组件。

返回参考图3，取样电路341产生可用于指示当前提供的地址XADD将被取样的第一取样信号S1。第一取样信号S1可为发信号通知移位寄存器342锁存当前地址XADD的二进制信号。取样电路341可依希望捕获行锤击地址的速率产生第一取样信号S1。行锤击地址可为被重复存取(此可导致附近存储器行的存储降级)的存储器行的地址。举例来说，行锤击地址可对应于在设置时间段内被存取特定数目次的行。用于定义行锤击的发生的特性(例如，存取数目、存取频率及/或每一存取的持续时间)可基于存储器的物理特性(例如存储器单元阵列11的单元之间的物理间隔)来选择。行锤击可依不同模式发生(例如，在短时间段内快速存取、在长时间段内发生缓慢存取、具有长持续时间的单个存取)。取样电路341可依捕获多种行锤击模式的速率产生第一取样信号S1。第一取样信号S1可依间歇及/或不可预测的速率产生，例如依随机或伪随机时间间隔产生。第一取样信号S1的速率可涉及提高对不同模式的行锤击取样的概率的随机性。第一取样信号S1的激活之间的间隔可至少部分取决于行锤击的预期特性、预期行锤击事件的频率及/或移位寄存器342的寄存器的数目(深度)。举例来说，如果移位寄存器342具有较大深度，那么第一取样信号S1可能不太频繁被激活，这是因为将存在可用于进行比较的更多经取样地址。

第一取样信号S1的激活速率可基于命令信号的激活速率改变。取样电路341可使用输入ACT、Pre及/或Int_Osc作为用于控制捕获不同类型的行锤击模式的取样信号S1的速率的基础。举例来说，如果输入ACT及Pre更频繁被激活，那么其可指示一或多个地址被系统频繁地存取的机会增加。因此，取样电路341可响应于ACT及Pre信号的速率增加而提高第一取样信号S1产生的速率。Int_Osc可用于检测在特定时间量内保持活动(例如，在“活动备用”模式中)的地址。因为内部振荡器信号Int_Osc随时间呈周期性且是连续的，所以即使是在输入信号ACT及Pre不太频繁活动时第一取样信号S1也可间歇地产生。因此，内部振荡器信号Int_Osc可允许第一取样信号S1依特定“基线”速率激活。

在一个实施例中，取样电路341可包含通过输入ACT、PRE及Int_Osc计时的计数器电路及伪随机发生器。在特定实施例中，在10/31/2017发布的美国专利9805783中可找到可用作取样电路341的取样电路的实例，其全部内容以引用方式揭示于本文中。通过基于输入信号及内部振荡器依随机或伪随机时序产生第一取样信号S1，可在无需跟踪由行解码器提供的每个当前地址XADD的情况下检测广泛范围的行锤击事件。

移位寄存器342可存储特定数目的先前经取样地址以用于与当前地址进行比较。移位寄存器342可响应于取样信号S1锁存当前行地址XADD。移位寄存器342可由数个(n个)存储装置或锁存器电路(例如触发器电路(FF#1到FF#n))组成。在一个实例中，触发器电路以级联方式布置使得每一触发器电路(例如，第i电路FF#i)接受前一触发器电路(例如FF#i-1)的输出作为输入，且输出到后一触发器电路(例如FF#i+1)。向第一触发器电路提供当前行地址XADD。每一触发器电路还具有连接到由取样电路341提供的第一取样信号S1的时钟节点。以此方式，第一取样信号S1可导致移位寄存器342记录由行解码器在n个最近第一取样信号S1激活中的每一次激活时提供的n个最近地址。

作为移位寄存器342的操作的实例，第一触发器电路FF#1响应于第一取样信号S1处于活动中且锁存当前地址XADD。当新地址XADD’被锁存于FF#1中时，第一取样信号S1的后续激活可导致地址XADD从FF#1移动到FF#2。随着第一取样信号S1继续被激活，地址XADD最终将移动到最后的触发器电路FF#n中。当第一取样信号S1再次被激活时，可从移位寄存器丢弃地址XADD。在其它实例中可使用其它操作。

移位寄存器342还包含对应于锁存器电路中的每一者的数个比较器电路。比较器电路可确定当前提供的地址XADD是否匹配存储于锁存器电路中的地址中的一或多者。在图3的实施例中将比较器电路展示为异或(XOR)门电路，然而在本发明的其它实施例中可使用其它比较器电路。比较器电路中的每一者接受当前行地址XADD作为第一输入，且接受对应存储电路的输出作为第二输入(例如，比较器XOR3可接受当前行地址XADD及存储于触发器电路FF#3中的地址作为其输入)。以此方式，锁存于移位寄存器342的每一触发器电路中的地址可与当前地址XADD进行比较。比较器可产生指示当前地址XADD匹配存储于移位寄存器342中的地址中的一或多者的信号Match。在一个实施例中，如果在当前地址XADD与锁存于对应触发器电路中的地址之间存在匹配，那么比较器电路中的每一者可输出低逻辑电平。所有比较器电路的输出可经提供作为到NAND门电路343的输入，NAND门电路343输出信号Match。当输入中的任何者处于低逻辑电平时(例如，当前提供的地址XADD匹配存储于移位寄存器342中的地址中的至少一者)，信号Match为正(高逻辑电平)。在其它实例中可使用产生Match的其它方法。

信号Match及第一取样信号S1两者被提供到AND门电路344。当Match及第一取样信号S1两者为活动时，AND门电路输出活动第二取样信号S2(高逻辑电平)。第二取样信号S2的激活可导致锁存器电路345存储当前行地址XADD。接着，经存储地址可由锁存器电路345输出作为锤击地址HitXADD1。

以此方式，在当前行地址匹配n个最近经取样行地址中的一者时，地址锤击检测器350监测地址XADD且输出其作为锤击地址HitXADD1。地址锤击检测器350可基于取样速率间歇存储地址XADD，取样速率可基于输入ACT、Pre或Int_Osc的速率及/或可为随机或伪随机的。地址锤击检测器350可依此方式存储高达n个最近地址、比较其与当前地址XADD及将其作为锤击地址HitXADD1存储于锁存器电路345中。因为地址锤击检测器350可依随机或半随机方式记录地址，所以并非符合一组行锤击准则的全部地址都一定会被地址锤击检测器350检测到。然而，间歇取样还意味着给定行的存取速率越高(或所述行被激活的时间越长)，行锤击将被地址锤击检测器350检测到的概率越高。因此，第一取样信号S1的速率可允许捕获预期行锤击地址的全部或一部分。

向地址选择器352提供锤击地址HitXADD1及自动刷新信号AREF作为输入。地址选择器352可响应于这些输入计算及选择性地输出刷新地址RXADD。刷新地址发生器347基于刷新信号AREF产生刷新地址Pre_RXADD。循环发生器348基于刷新信号AREF周期性地输出第一命令信号Rhr或第二命令信号RHRplusEn。地址加扰器346响应于第一刷新命令Rhr及第二刷新命令RHRplusEn基于由地址锤击检测器350提供的锤击地址HitXADD1而计算锤击刷新地址HitXADD2。如先前描述，可依不同方式计算锤击刷新地址HitXADD2。用于提供锤击刷新地址HitXADD2的计算可基于第一及第二命令信号的状态。地址选择器352基于第一刷新命令信号Rhr及第二刷新命令信号RHRplusEN而输出刷新地址RXADD，其是刷新地址Pre_XADD或锤击刷新地址HitXADD2。刷新地址RXADD经提供到行解码器，例如在一些实施例中图2的行解码器200，使得可刷新对应行的存储器。

地址选择器352包含响应于刷新信号AREF产生自动刷新地址Pre_RXADD的刷新地址发生器347。自动刷新地址Pre_RXADD可为作为自动刷新操作的部分待刷新的地址序列的部分。刷新地址发生器347可响应于刷新信号AREF将当前自动刷新地址Pre_RXADD更新成序列中的下一地址。还向刷新地址发生器347提供来自循环发生器348的第一命令信号Rhr。当第一命令信号活动时，刷新地址发生器347可经控制以即使是在自动刷新信号AREF活动时停止更新自动刷新地址Pre_RXADD。如本文中描述，因为命令信号指示将实施行锤击刷新操作而非自动刷新操作，所以此允许在实施行锤击刷新时暂停自动刷新操作且在命令信号不活动时恢复。

刷新循环发生器348确定将发生自动刷新操作还是行锤击刷新操作。刷新循环发生器348还可确定将发生哪一行锤击刷新操作。向刷新循环发生器348提供刷新信号AREF且作为响应刷新循环发生器348选择性地提供第一命令信号Rhr及/或第二命令信号RHRplusEn。如本文中描述，第一命令信号Rhr可指示第一行锤击刷新操作(例如，刷新邻近对应于HitXADD1的行的行)。第二命令信号RHRplusEn可指示第二行锤击刷新操作(例如，刷新不邻近对应于HitXADD1的行的行)。仅当第一及第二命令信号两者都活动时可指示第二行锤击刷新操作。如本文中描述，刷新循环发生器348可响应于自动刷新信号AREF的速率周期性地提供第一及第二命令信号中的一者(或两者)。提供第一及第二命令信号的速率可彼此不同。

地址选择器352还可包含地址加扰器346，其基于由地址锤击检测器350识别的行锤击地址及刷新循环发生器348指示哪一行锤击刷新操作而计算待刷新的一或多个地址。可向地址选择器352提供锤击地址HitXADD1、第一命令信号Rhr及第二命令信号RHRplusEn作为输入。地址加扰器可响应于这些输入提供锤击刷新地址HitXADD2。锤击刷新地址HitXADD2可为可能受对应于锤击地址HitXADD1的存储器位置的重复激活影响的存储器位置(例如字线)的地址。换句话来说，锤击地址HitXADD1可为“侵略”地址，且锤击刷新地址HitXADD2可为“受害”地址。不同计算可用于产生不同受害地址作为锤击刷新地址HitXADD2。

地址加扰器346可基于锤击地址HitXADD1计算锤击刷新地址HitXADD2。地址加扰器可基于第一命令信号Rhr及第二命令信号RHRplusEn的状态采用不同计算。在一个实例中，可在Rhr单独活动时使用第一计算，且可在Rhr及RHRplusEn两者都是活动时使用第二计算。计算可提供对应于与对应于锤击地址HitXADD1的字线具有已知物理关系(例如空间关系)的字线的锤击刷新地址HitXADD2。在本发明的一些实施例中，计算可产生单个锤击刷新地址HitXADD2。在本发明的其它实施例中，计算可产生锤击刷新地址HitXADD2的序列。由第一命令信号Rhr触发的计算可提供对应于与对应于锤击地址HitXADD1的侵略字线具有第一物理关系的存储器的第一刷新字线的锤击刷新地址HitXADD2，且第二命令信号RHRplusEn可提供对应于与侵略字线具有第二物理关系的第二刷新字线的锤击刷新地址HitXADD2。

在一个实施例中，由第一命令信号Rhr触发的第一计算导致地址加扰器346输出邻近锤击地址HitXADD1的一对地址(例如HitXADD＝HitXADD1+/-1)。第二计算可由第一命令信号Rhr及第二命令信号RHRplusEn两者都活动而触发，且可导致地址加扰器346输出邻近锤击地址HitXADD1的邻近地址的一对地址(例如HitXADD2＝HitXADD1+/-2)。在其它实例实施例中，其它计算是可能的。举例来说，第一计算可为基于与锤击地址HitXADD1的物理关系，而第二计算可为基于与由第一计算提供的地址的物理关系。

地址选择器352可包含多路复用器349，其接受自动刷新地址Pre_RXADD及由地址加扰器346提供的锤击刷新地址HitXADD2且输出其中之一作为刷新地址RXADD。多路复用器349可基于第一命令信号Rhr及第二命令信号RHRplusEn在两个刷新地址之间做出选择。举例来说，向NOR门电路354提供第一命令信号Rhr及第二命令信号RHRplusEn，且输出被提供到多路复用器349以控制提供Pre_RXADD或HitXADD2地址作为刷新地址RXADD的选择。如果第一命令信号Rhr及第二命令信号RHRplusEn中的一者或两者是活动的(例如处于高电平)，那么NOR门电路54输出低逻辑电平。多路复用器349响应于那个低逻辑电平输出锤击刷新地址HitXADD2。因此，如果指示行刷新的命令信号中的任一者是活动的，那么多路复用器349输出锤击刷新地址HitXADD2，且否则输出自动刷新地址Pre_RXADD。

以此方式，地址选择器352选择性地输出刷新行地址RXADD，其可由行解码器(例如图2的行解码器12)使用以刷新对应于那个地址的给定存储器位置。地址选择器352的循环发生器348选择性地激活第一命令信号Rhr及第二命令信号RHRplusEn以引起地址加扰器346基于由地址锤击检测器350识别的锤击地址HitXADD1计算锤击刷新地址HitXADD2，且引起地址选择器350将其输出作为刷新行地址RXADD。循环发生器348控制何时计算锤击刷新地址HitXADD2及应执行哪些计算。

图4是根据本发明的实施例的刷新循环发生器400的框图。在一些实施例中，刷新循环发生器400可用作图3的刷新循环发生器348。

刷新循环发生器400包含移位寄存器482、组合逻辑电路483、计数器电路481及第二刷新循环发生器484。刷新循环发生器提供第一命令信号Rhr及第二命令信号RHRplusEn以确定哪些计算将用于根据锤击地址HitXADD1产生锤击刷新地址HitXADD2。刷新循环发生器400可依不同速率提供第一及第二命令信号。刷新循环发生器400可基于刷新信号AREF的速率依一速率提供第一命令信号Rhr。如本文中描述，第二刷新循环发生器484可基于第一命令信号Rhr的速率依第二速率提供第二命令信号RHRplusEn。

在图4中展示的实例电路中，刷新循环发生器400可响应于刷新信号AREF被激活预定次数而产生第一命令信号Rhr。刷新信号AREF经提供到移位寄存器482。移位寄存器482对刷新信号AREF被激活的次数计数。如展示，使用NOR门使得移位寄存器482仅在第一命令信号Rhr不活动时记录信号。计数器电路481确定第一命令信号Rhr相对于刷新信号AREF的持续时间。计数器电路481使用刷新信号AREF作为时钟同步信号。计数器电路481可具有用于在不同持续时间做出选择的开关。如展示，计数器电路481可在两个刷新信号AREF之后产生RhrStop信号，使得第一命令信号Rhr持续达刷新信号AREF中的两者的持续时间。组合逻辑电路483可响应于计数器电路481及移位寄存器482的当前状态产生第一命令信号Rhr。如展示，刷新循环发生器可在刷新信号AREF激活4次之后产生第一命令信号Rhr，且第一命令信号Rhr可持续刷新信号AREF的两次激活(例如，在每第5个刷新信号AREF激活时提供第一命令信号Rhr，且在每第6个刷新信号AREF取消激活时停止提供第一命令信号Rhr)。

还可向刷新循环发生器400提供通电信号Ponf。通电信号Ponf被提供到移位寄存器482及计数器电路481。通电信号Ponf可由系统(例如图1的半导体装置10的一或多个组件)提供以发信号通知系统已经通电。通电信号Ponf可用于将计数器电路481及移位寄存器482初始化到已知值(例如“0”)，使得刷新循环发生器400的组件在启动时同步。

图5是根据本发明的实施例的第二刷新循环发生器500的框图。在一些实施例中，第二刷新循环发生器500可用作图4的第二刷新循环发生器484。

第二刷新循环发生器500可响应于第一命令信号Rhr的数次激活而产生第二命令信号RHRplusEn。第二命令信号RHRplusEn与第一命令信号Rhr组合可指示将发生不同于由第一命令信号Rhr单独指示的刷新操作的第二刷新操作。第一及第二命令信号可依不同速率产生。第一及第二命令信号产生的速率可基于其指示的行锤击刷新操作而确定。作为实例，第一命令信号Rhr可刷新邻近经识别行锤击的行，且第二命令信号RHRplusEn可刷新不邻近经识别行锤击的行。在此情况中，可预期邻近行比非邻近行受行锤击效应的影响更大，且所以可比RHRplusEn更频繁地产生Rhr。在其它实例中，其它刷新操作可对应于第一及第二命令信号的其它速率。

如图5的实例电路中展示，第二刷新循环发生器500可在第一命令信号Rhr的激活数目的所选择部分产生第二命令信号RHRplusEn(例如，对于第一命令信号Rhr的某一数目次激活，可产生第二命令信号RHRplusEn一次)。第二刷新循环发生器500可在第一命令信号Rhr还是活动时输出第二命令信号RHRplusEn。第二刷新循环发生器500包含计数器586及比率选择器588。计数器586可响应于第一命令信号Rhr的数次激活而产生计数信号。计数器586可具有经选择对应于信号之间的最小可选择比率的位数。比率选择器588接受由计数器586产生的计数信号。比率选择器588可接受命令信号(tmFz)以选择性地改变第一与第二命令信号的比率。

在图5的实例电路中，第二刷新循环发生器500对于第一命令信号Rhr的每8次激活或每4次激活输出第二命令信号RHRplusEn。计数器586是3位计数器，其每当第一命令信号Rhr被激活时递增。计算器的全部三个位被提供到比率选择器588的第一逻辑门，而仅两个最低有效位被提供到比率选择器588的第二逻辑门。第一及第二门可为AND门，使得在计数器586的全部三个位都是正(例如，计数器正在提供值7)时从第一门产生正信号，且当两个最低有效位是正(例如，计数器正在提供值3或7)时从第二门产生正信号。第一及第二门的输出被提供到多路复用器，多路复用器还接受命令信号tmFz作为选择器输入。基于tmFz的状态，多路复用器提供第一或第二逻辑门的输出。比率选择器588还包含被提供多路复用器的输出及第一命令信号Rhr的AND门。在多路复用器的输出及第一命令信号Rhr两者都是正时，AND门输出第二命令信号RHRplusEn。第二命令信号RHRplusEn被提供到脉冲发生器，脉冲发生器在第二命令信号RHRplusEn的下降沿将复位信号提供到计数器586，复位信号将计数器复位到值0。因此，到比率选择器588的多路复用器的输入确定是第一命令信号的每4次激活(当第二逻辑门的输出被传递通过多路复用器)将输出一次第二命令信号RHRplusEn还是第一命令信号Rhr的每8次激活(当第一逻辑门的输出被传递通过多路复用器)将输出一次第二命令信号RHRplusEn。

图6是展示根据本发明的实施例的在刷新循环发生器的操作期间产生的信号的时序图。在一些实施例中，图6的时序图的信号可为图3的地址刷新控制电路300的信号。图6的时序图可为特定地址刷新电路的操作。特定来说，图6展示使用图4的刷新循环发生器400及图5的第二刷新循环发生器500的地址刷新控制电路300的时序。其它地址刷新电路可接收及/或产生信号的不同模式及/或不同信号。所展示的时序图显示刷新控制电路基于刷新信号AREF的速率依第一速率刷新第一受害行及依是第一速率的分率的第二速率刷新第二受害行的操作。在此情况中，第一受害行是邻近正被锤击的行的一对行。第二受害行是每一者邻近第一受害行中的一者的一对行。其它电路可采用其它操作，例如其中任一组行都不邻近侵略行。

图6的前两条线展示刷新信号AREF。第二线展示第一线中展示的刷新信号AREF信号的扩展部分。刷新信号AREF可为脉冲序列(例如，在设置持续时间内从低到高逻辑电平)。刷新信号AREF可依规则时间间隔以设置模式发生。刷新信号AREF可控制刷新存储器的字线序列的自动刷新过程。如本文中论述，刷新信号AREF可用于触发循环发生器(例如图3的循环发生器348)以产生第一及第二命令信号。如展示，个别脉冲中的一些已经标记“第一RHR”或“第二RHR”以指示在特定脉冲是活动时的周期期间正在进行第一或第二行锤击刷新操作(而非自动刷新操作)。

图6的第三线展示第一命令信号Rhr。如展示，第一命令信号Rhr是响应于刷新信号AREF的特定数目次激活产生的脉冲。第一命令信号Rhr可具有比刷新信号AREF的脉冲中的每一者的持续时间更长的持续时间。在此实例中，第一命令信号Rhr指示邻近经识别为锤击行的行的行将被刷新(例如，经刷新地址是锤击地址+/-1)。在此特定实施例中，图4的刷新循环发生器400用于产生第一命令信号Rhr。第一命令信号Rhr在刷新信号AREF的四次激活之后激活。基于图4的移位寄存器482，第一命令信号Rhr可与刷新信号AREF的每第5次激活的上升沿一起激活。因为两个刷新操作(+1或-1)是由第一命令信号Rhr指示，所以第一命令信号可持续达刷新信号AREF的两个脉冲的持续时间。图4的计数器483可引起第一命令信号Rhr与刷新信号AREF的每第6次激活的下降沿一起取消激活。当第一命令信号Rhr是活动时，刷新信号AREF的第一次激活将代替地刷新第一邻近地址(“第一RHR”)，且刷新信号AREF的第二次激活将刷新第二邻近地址(“第二RHR”)。

图6的第四线展示第二命令信号RHRplusEn。如展示，第二命令信号RHRplusEn可在第一命令信号Rhr的给定次激活之后激活。在图6的实施例中，第二命令信号RHRplusEn可基于图5的计数器586在第一命令信号Rhr的第八次激活时(未展示第一命令信号Rhr的前几次激活)激活。由于比率选择器588的最后AND门，第二命令信号RHRplusEn可具有等于第一命令信号Rhr的持续时间的持续时间。当第一及第二命令信号两者都是活动时，可指示第二刷新操作。在此实例中，第一及第二命令信号一起指示不邻近经识别锤击行的行将被刷新(例如，经刷新地址是锤击地址+/-2)。

图6的第五线展示第一取样信号S1(ArmSample)。第一取样信号S1可为在输出第一及第二命令信号的电路(例如图3的地址刷新控制电路300)内部的信号。第一取样信号S1依在激活之间具有随机或半随机时序间隔的间歇方式激活。第一取样信号S1可引起当前地址被取样。经取样地址可用于确定当前地址是否是行锤击地址HitXADD1。可在第一取样信号S1是活动时提供行锤击地址HitXADD1。

图6的第六线展示行锤击地址HitXADD1。如展示，存在3个不同地址A、B及C，其每一者在通过第一取样信号S1的激活进行取样之后经识别为行锤击地址HitXADD1。出于此实例的目的，可假设每一地址A、B及C先前已被取样(例如，地址仍存储于图3的锁存器电路342中)。三个地址中的每一者可基于第一取样信号S1的激活而经提供作为不同时间段内的行锤击地址HitXADD1。

图6的第七线展示行锤击刷新地址HitXADD2。响应于第一命令信号Rhr及第二命令信号RHRplusEn基于当前提供的行锤击地址HitXADD1计算锤击刷新地址HitXADD2。如展示，当第一命令信号Rhr被激活时，针对行锤击地址“A”，计算行锤击刷新地址。因为在此点仅第一命令信号而非第二命令信号被激活，所以实施第一刷新操作，其中对应于地址A的行的邻近行被刷新，且A+/-1被输出作为锤击刷新地址HitXADD2。对应于A+1的地址可在标记为“第一RHR”的刷新信号AREF脉冲期间输出，且对应于A-1的地址可在标记为“第二RHR”的刷新脉冲期间输出。

当第一及第二命令信号两者都激活时，地址C是行锤击地址HitXADD1，且第二刷新操作导致C+/-2将被提供作为锤击刷新地址HitXADD2。对应于C+2的地址可在标记为“第一RHR”的刷新信号AREF脉冲期间输出，且对应于C-2的地址可在标记为“第二RHR”的脉冲期间输出。第一取样信号S1的不规则时序意味着地址A及C每一者具有计算得到的不同刷新操作，且地址B没有。可基于地址刷新电路的操作提供各种模式及序列的地址刷新。

图6的第八线展示用于确定第二命令信号RHRplusEn何时将激活的计数器信号Count<2:0>。计数器信号可确定基于第一命令信号Rhr的速率提供第二命令信号RHRplusEn的速率。每当第一命令信号Rhr激活时，计数器信号可增加。如此处展示，计数器是图5的三位计数器586，且图5的比率选择器588经设置以接受第一逻辑状态的输出(其仅在计数器的全部3个位都为正时才为正)。当计数器达到其最大值(例如7)时，除了第一命令信号Rhr之外，还激活第二命令信号RHRplusEn。第二命令信号RHRplusEn的下降沿可将计数器复位回到0。尽管在图6的时间窗中未展示，但接着，计数器信号Count<2:0>将开始在第一命令信号Rhr每一次激活时都递增。

图7是展示根据本发明的实施例的产生多个刷新地址的方法700的流程图。在特定实施例中，图7的方法可由图1的系统100实施。图7包含框710，其陈述“确定当前地址是否是侵略地址，其中侵略地址对应于存储器的侵略字线”。框710之后是框720，其陈述“产生对应于存储器的第一刷新字线的第一刷新地址”。框720之后是框730，其陈述“产生对应于存储器的第二刷新字线的第二刷新地址”。框730之后是框740“依第一速率刷新第一刷新字线”。框740之后是框750，其陈述“依第二速率刷新第二刷新字线”。

框710陈述“确定当前地址是否是侵略地址，其中侵略地址对应于存储器的侵略字线”。当前地址可为当前正由地址解码器电路(例如图1的地址解码器32)提供的地址。当前地址可在对应于不同地址的不同命令被输入到电路时随时间改变。地址可指示存储器中的特定位置(例如行或字线)的激活(例如存取)。特定字线可以使得其变成侵略字线(例如对应于行锤击地址的字线)且不利地影响存储于对应的其它地址的其它存储器单元中的数据的方式激活。可随时间跟踪当前地址以确定当前地址是否是锤击地址。作为实例，可保存地址，且可将其与当前地址进行比较以确定当前地址最近是否已被提供。此类地址可被频繁存取，且可导致其它存储器单元降级。

框720陈述“产生对应于存储器的第一刷新字线的第一刷新地址”。由地址解码器电路提供的地址可对应于存储器单元阵列(例如图1的存储器单元阵列11)内的特定位置。在此实例中，每一地址可为对应于存储器单元的字线(行)的行地址。方法700可包含确定受侵略行影响的刷新字线。可基于刷新字线与侵略字线具有的设置关系确定这些受影响的字线。举例来说，刷新字线可相对于侵略字线具有设置物理关系，例如预定位置。第一刷新字线可与对应于侵略地址的侵略字线具有第一物理关系。侵略地址及刷新地址(对应于刷新字线)不必共享与其相应字线共享相同的关系。举例来说，如果刷新字线邻近侵略字线，那么只要其对应字线之间的关系是已知的，其相应地址在地址序列中就不必直接邻近。框720可涉及基于字线之间的所要关系计算刷新地址。

框730陈述“产生对应于存储器的第二刷新字线的第二刷新地址”。框730的操作可大体上类似于本文中描述的框720的操作。然而，在框730中，产生与侵略字线具有第二物理关系的第二刷新地址。第二物理关系可为与侵略字线的不同于第一侵略字线的物理关系。举例来说，第一刷新字线可邻近侵略字线，而第二刷新字线不邻近侵略字线。

框740陈述“依第一速率刷新第一刷新字线”。可依给定速率刷新第一刷新字线。刷新第一字线的速率可基于期望其受侵略地址影响的程度。可至少部分基于侵略地址的存取频率确定第一速率。可至少部分基于刷新信号的频率确定第一速率。第一速率可与刷新信号的激活的特定数目相关联。

框750陈述“依第二速率刷新第二刷新字线”。可依可不同于第一速率的给定第二速率刷新第二字线。第二速率可至少部分基于期望第二字线受侵略地址影响的程度。在一些实例中，在期望第二刷新字线比第一刷新字线受影响更小的情况下，第二速率可慢于第一速率。在一些实例中，第二速率可为第一速率的子集，例如第一速率的分率。

第一及第二刷新地址每一者可基于同一侵略地址。如果在产生第一刷新地址与产生第二刷新地址之间识别新的侵略地址，那么第一及第二刷新地址每一者可基于不同侵略地址。如果未检测到侵略地址，那么可依第三速率实施正常刷新操作，第三速率可快于第一或第二速率任一者。正常刷新操作可经中断以允许对应于第一或第二刷新地址任一者的字线被刷新。

当然，应了解，根据本系统、装置及方法，本文中描述的实例、实施例或过程中的任一者可与一或多个其它实例、实施例及/或过程组合，或可在单独装置或装置部分之间分离及/或执行。

最后，上文论述希望仅说明本系统且不应理解为将所附权利要求书限于任何特定实施例或实施例群组。因此，虽然本系统参考示范性实施例以特定细节进行描述，但也应了解，所属领域的一般技术人员可设想众多修改或替代实施例而不会背离随附权利要求书中所陈述的本系统的更广泛及预期精神及范围。因此，说明书及图应以说明性方式来看待，且不希望限制所附权利要求书的范围。