用于处理非常稀疏和超稀疏矩阵数据的硬件加速器架构

摘要

公开一种用于处理非常稀疏和超稀疏矩阵数据的加速器架构。硬件加速器包括一个或多个片，各包含多个处理元件(PE)和数据管理单元(DMU)。PE要执行涉及由存储器所存储的非常或超稀疏矩阵的矩阵运算。DMU要经由接口(其被优化以提供对存储器的低等待时间、并行随机访问)来提供对存储器的多个PE访问。通过发出对一个或多个矩阵的值的随机访问读请求、发出对用作第二操作数的一个或多个向量的值的随机访问读请求，并且发出对用作结果的一个或多个向量的值的随机访问写请求，PE经由DMU执行矩阵运算。