可重构的延迟电路及使用该延迟电路的延迟监测电路、偏差校正电路、偏差测定方法和偏差校正方法

摘要

延迟电路(10)包含第一反转电路和第二反转电路，所述第一反转电路包含上拉电路(2)和下拉电路(3)，所述第二反转电路包含上拉电路(4)和下拉电路(5)。延迟电路还包含：第一通道晶体管(6)，其在电源电位和输出节点之间与第一反转电路的上拉电路串联连接；第二通道晶体管(7)，其在接地电位和输出节点(Out)之间与第一反转电路的下拉电路(2)串联连接；第三通道晶体管(8)，其串联插入到输入节点(In)和第二反转电路的上拉电路之间；以及第四通道晶体管(9)，其串联连接于输入节点和第二反转电路的下拉电路之间。延迟电路的延迟特性能够通过在第一至第四通道晶体管的栅极上施加的控制信号(C1～C4)的组合来改变。

说明书

技术领域

本发明涉及在芯片上测定集成电路动作时的信号传输时间的延迟监测电路以及能够用 于该延迟监测电路中的可重构的延迟电路。此外，本发明涉及对集成电路中的晶体管的偏差 进行测定、校正的电路以及方法。

背景技术

随着集成电路的小型化，晶体管的特性偏差正在扩大。特性偏差粗分为芯片内的晶体管 特性一致变动的芯片间偏差部分和各晶体管的特性各自变动的芯片内偏差部分。基于晶体管 特性的偏差，集成电路内的信号传输时间会有偏差。为了以尽可能少的耗能使集成电路动作， 使用了根据晶体管的特性偏差来将时钟频率或电源电压调整为适当值、或者是调整施加在晶 体管基板上的电压来对特性偏差量进行校正的方法。为了进行这些调整，需要对nMOS晶体 管特性和pMOS晶体管特性的偏差量进行评估，因此，使用了将多段延迟电路进行连接的延 迟监测电路(参考专利文献1等，非专利文献1等)。

图18示出了非专利文献1中公开的用于延迟监测电路的现有的延迟电路的例子。图18 (a)中示出的延迟电路是普通的可逆逻辑门(反相器)，其延迟特性由nMOS晶体管和pMOS 晶体管两者的特性决定。图18(b)所示的延迟电路是在nMOS晶体管的栅极中插入nMOS 通道晶体管的结构，其延迟特性受nMOS晶体管的特性影响较大。图18(c)中所示的延迟 电路是在pMOS晶体管的栅极中插入pMOS通道晶体管的结构，其延迟特性受pMOS晶体 管的特性影响较大。

晶体管的特性偏差的主要因素有阈值电压和沟道长度。其中，关于图18(a)～(c)中 所示的延迟电路，如果求出将沟道长度变化量ΔL设为0时的nMOS晶体管的阈值电压的变 化量ΔV_thn以及相对于pMOS晶体管的阈值电压的变化量ΔV_thp的延迟时间的变化量，则变 成图19所示的特性。在图19中，实线A、B、C表示针对图18(a)、(b)、(c)所示的各个 延迟电路的特性。图18(a)的延迟电路中，ΔV_thn和ΔV_thp同等程度地影响延迟时间。图 18(b)的延迟电路中，主要是ΔV_thn影响延迟时间。图18(c)的延迟电路中，主要是ΔV_thp影响延迟时间。

延迟监测电路由将这些延迟电路仅串联连接逻辑不可逆的段数而构成的环形振荡电路 构成。该电路的振荡频率由各延迟电路的延迟时间决定。

决定仅以图18(a)～(c)所示的电路的任意一种构成所有延迟电路的延迟监测电路的 振荡频率的主要原因能够分别与ΔL和ΔV_thn和ΔV_thp、ΔL和ΔV_thn、ΔL和ΔV_thp近似。Δ L、ΔV_thn、ΔV_thp的芯片内偏差部分是随机产生的。因此，在基于通过多段同一种类延迟电 路的信号传输延迟时间中，芯片内偏差的影响相互抵消而未表现出，在所有延迟电路中共同 产生的芯片间偏差的影响表现出来。因此，根据仅以图18(a)～(c)所示电路的任意一种 构成所有延迟电路的三种延迟监测电路的振荡频率，就能够逆向计算出nMOS晶体管的阈值 电压变化量、pMOS晶体管的阈值电压变化量、以及两个晶体管的沟道长度变化量的芯片间 偏差量。

由于芯片内偏差是随机产生的现象，所以准备有统计意义数量的延迟监测电路，根据它 们的振荡频率的偏差量，就能够逆向计算出芯片内偏差量。为了提高推测的偏差量的精度， 需要准备多个延迟监测电路，这样，分配到延迟监测电路的芯片面积就会增大。

现有技术文献

专利文献

专利文献1：日本特开2001－44369号公报

专利文献1：国际公开WO99/12263

非专利文献1：IslamA.K.M.Mahfuzul,AkiraTsuchiya,KazutoshiKobayashi, HidetoshiOnodera,“Variation-sensitiveMonitorCircuitsforEstimationofGlobalProcess ParameterVariation,”IEEETrans.SemiconductorManufacturing,vol25,no4,pp.571-580, 2012/12.

非专利文献2：ShuichiFujimoto,TakashiMatsumotoandHidetoshiOnodera,” InhomogeneousRingOscillatorforWIDVariabilityandRTNCharacterization,”Proc.25^thIEEE InternationalConferenceonMicroelectronicTestStructures,pp.25-30,2012/03.

如上所述，在使用现有的延迟电路来构成延迟监测电路的情况下，为了推测对晶体管特 性赋予偏差的主要原因的芯片间偏差量，需要至少主要原因的数量以上的具有不同延迟特性 的延迟监测电路。进而，为了推测芯片内偏差量的统计量，需要多个延迟监测电路。

即，为了通过使用现有延迟电路的延迟监测电路来评估晶体管的芯片间偏差和芯片内偏 差，就需要多个延迟监测电路。由于根据需要的延迟监测电路的数量而使得芯片面积增大， 所以存在芯片的制造成本增加的问题。

发明内容

本发明为了解决上述问题而作出，其目的在于，提供一种用于延迟监测电路的延迟电路， 所述延迟监测电路在芯片上测定集成电路动作时的信号传输时间，所述延迟电路能够抑制延 迟监测电路的芯片面积增大，实现制造成本的降低。

在本发明的第一方式中提供一种包含于延迟监测电路的可重构的延迟电路，所述延迟监 测电路测定集成电路内的信号传输时间的延迟。延迟电路包含：输入节点，其输入输入信号； 输出节点，其输出输出信号；第一反转电路；以及第二反转电路。第一反转电路包含上拉电 路和下拉电路的串联电路，所述上拉电路根据所述输入信号在接通时将电源电位连接到所述 输出节点上，所述下拉电路根据所述输入信号在接通时将接地电位连接到所述输出节点上。 第二反转电路包含上拉电路和下拉电路的串联电路，所述上拉电路根据所述输入信号在接通 时将电源电位连接到所述输出节点上，所述下拉电路根据所述输入信号在接通时将接地电位 连接到所述输出节点上。延迟电路还包含：第一通道晶体管，其在所述电源电位和所述输出 节点之间与所述第一反转电路的上拉电路串联连接；第二通道晶体管，其在所述接地电位和 所述输出节点之间与所述第一反转电路的下拉电路串联连接；第三通道晶体管，其串联连接 于所述输入节点和所述第二反转电路的上拉电路的输入之间；以及第四通道晶体管，其串联 连接于所述输入节点和所述第二反转电路的下拉电路的输入之间。延迟电路的延迟特性能够 通过施加于所述第一通道晶体管至第四通道晶体管的栅极的控制信号的组合来改变。

通过上述结构，通过1个延迟电路，就能够实现具有各种延迟特性的电路结构。例如， 以pMOS晶体管构成上拉电路以及第三通道晶体管，以nMOS晶体管构成下拉电路以及第 四通道晶体管，由此，就能够以1个延迟电路实现下述的电路：1)具有普通的可逆逻辑门 (反相器)的延迟特性的电路，2)具有nMOS晶体管的特性被较强影响的延迟特性的电路， 3)具有pMOS晶体管的特性被较强影响的延迟特性的电路。

在本发明的第二方式中，提供一种用于测定集成电路内的信号传输时间的延迟的延迟监 测电路。延迟监测电路包含将多段所述延迟电路串联连接的电路。根据这样的延迟监测电路， 就能够以1个延迟监测电路进行各种延迟特性的测定，因此，就不需要设置多个延迟监测电 路。因此，就能够抑制芯片面积的增大，降低制造成本。

在本发明的第三方式中，提供一种对使用所述延迟监测电路的、集成电路内(半导体芯 片内)的电路元件的特性的偏差进行测定的偏差测定方法。偏差测定方法包含：第一步骤， 以特定段的延迟电路的结构和该特定段以外的段的延迟电路的结构不同的方式在各段设定 控制信号，施加于通道晶体管；第二步骤，在施加所述控制信号的状态下，测定延迟监测 电路的输出；第三步骤，依次改变所述特定段的同时反复进行所述第一步骤和第二步骤； 以及第四步骤，根据通过所述第三步骤得到的测定结果，来测定形成所述集成电路的芯片 内的电路元件的特性偏差。通过所述偏差测定方法，就能够评估半导体芯片内的晶体管的 偏差。

在本发明的第四方式中，提供一种对使用延迟监测电路的、形成集成电路的半导体芯片 间的电路元件的特性偏差进行测定的偏差测定方法。偏差测定方法包含：第一步骤，以所有 段的延迟电路的结构相同的方式在各段设定控制信号，施加于通道晶体管；第二步骤，在施 加这些控制信号的状态下，测定延迟监测电路的输出；以及第三步骤，根据通过第二步骤得 到的测定结果，来测定形成集成电路的芯片间的电路元件的特性偏差。通过所述偏差测定方 法，就能够评估半导体芯片间的晶体管的偏差。

此外，延迟监测电路还可以是，第三通道晶体管上至少还并联连接有第五通道晶体管， 第四通道晶体管上至少还并联连接有第六通道晶体管。通过该结构，就能够对第三至第四通 道晶体管以晶体管为单位进行偏差的评估。针对这样的延迟监测电路，提供本发明的第五、 第六方式的偏差测定方法。

第五方式的偏差测定方法包含：第一步骤，以特定段的延迟电路的结构和该特定段以外 的段的延迟电路的结构不同的方式在各段设定控制信号，施加于所述通道晶体管；第二步骤， 在施加所述控制信号的状态下，测定所述延迟监测电路的输出；第三步骤，依次改变所述特 定段的同时反复进行所述第一步骤和第二步骤；以及第四步骤，根据通过所述第三步骤得到 的测定结果，来测定形成所述集成电路的芯片内的电路元件的特性偏差，所述第二步骤包含： 第五步骤，对于所述特定段，导通所述第三通道晶体管，关断所述第五通道晶体管，来测定 所述延迟监测电路的输出；第六步骤，在所述特定段中，关断所述第三通道晶体管，导通所 述第五通道晶体管，来测定所述延迟监测电路的输出；以及计算所述第五步骤的测定结果和 所述第六步骤的测定结果之差的步骤。通过所述偏差测定方法，就能够以晶体管为单位对半 导体芯片内的晶体管的偏差进行评估。

第六方式的偏差测定方法包含：第一步骤，以特定段的延迟电路的结构和该特定段以外 的段的延迟电路的结构不同的方式在各段设定控制信号，施加于所述通道晶体管；第二步骤， 在施加这些控制信号的状态下，测定所述延迟监测电路的输出；第三步骤，依次改变所述特 定段的同时反复进行所述第一步骤和第二步骤；以及第四步骤，根据通过所述第三步骤得到 的测定结果，来测定形成所述集成电路的芯片内的电路元件的特性偏差，所述第二步骤包含： 第五步骤，对于所述特定段，导通所述第四通道晶体管，关断所述第六通道晶体管，来测定 所述延迟监测电路的输出；第六步骤，在所述特定段中，关断所述第四通道晶体管，导通所 述第六通道晶体管，来测定所述延迟监测电路的输出；以及计算所述第五步骤的测定结果和 所述第六步骤的测定结果之差的步骤。根据所述偏差测定方法，就能够以晶体管为单位对半 导体芯片内的晶体管的偏差进行评估。

在本发明的第七方式中，提供一种对集成电路中的电路元件的特性偏差进行校正的偏差 校正电路。偏差校正电路具备：第二方式的延迟监测电路；以及根据由延迟监测电路测定出 的信号传输延迟来校正电路元件的特性偏差的校正电路。

在本发明的第八方式中，提供一种偏差校正方法，其具备：使用第四～第六的偏差测定 方法来测定集成电路内的电路元件的特性的偏差的步骤；以及根据测定出的偏差来校正电路 元件的特性的步骤。

本发明的延迟电路能够使其延迟特性发生各种变化。因此，不需要根据要测定的延迟特 性准备多个延迟监测电路，使用一个延迟监测电路就能够进行晶体管偏差的评估。其结果， 能够抑制芯片面积的增大，实现制造成本的降低。

附图说明

图1是本发明的延迟监测电路的一个实施例的结构示意图；

图2是本发明的实施方式1中的构成延迟监测电路的延迟电路的结构示意图；

图3是实施方式1的延迟电路的更具体的结构示意图；

图4(a)是实施方式1的延迟电路中信号C1、C2、C3、C4的逻辑值为(0、1、1、0) 时的等效电路的示意图；

图4(b)是实施方式1的延迟电路中信号C1、C2、C3、C4的逻辑值为(0、0、1、1) 时的等效电路的示意图；

图4(c)是实施方式1的延迟电路中信号C1、C2、C3、C4的逻辑值为(1、1、0、0) 时的等效电路的示意图；

图5是本发明的实施方式2的延迟电路的结构示意图；

图6是实施方式2的延迟电路的布局图；

图7是本发明的实施方式3的延迟电路的结构示意图；

图8是对本发明的各实施方式的延迟监测电路测定偏差的装置的说明图；

图9是用于使用芯片内的晶体管特性的偏差测定结果来自动校正偏差的电路结构的示意 图(实施方式5)；

图10是比较电路的动作说明图；

图11是比较电路的电路结构的一例的说明图；

图12是从脉冲产生器输出的脉冲信号的说明图；

图13是本发明的实施方式6中的延迟电路的结构示意图；

图14(a)是实施方式6的延迟电路中重构成标准反相器时的等效电路的示意图；

图14(b)是实施方式6的延迟电路中重构成对nMOS晶体管敏感的结构时的等效电路 的示意图；

图14(c)是实施方式6的延迟电路中重构成对pMOS晶体管敏感的结构时的等效电路 的示意图；

图15是实施方式6的延迟电路的变形例的结构示意图；

图16是实施方式6的延迟电路的其他变形例的结构示意图；

图17是实施方式6的延迟电路的其他变形例的结构示意图；

图18是nMOS晶体管和pMOS晶体管对延迟特性有影响的现有延迟电路的示例图；

图19是在图18所示的延迟电路中，nMOS晶体管阈值电压变化量ΔV_thn和pMOS晶体 管阈值变化量ΔV_thp对延迟时间的影响的说明图。

具体实施方式

下面，参考附图说明本发明的延迟监测电路以及用于该延迟监测电路的延迟电路的实施 方式。

(实施方式1)

1、结构

1.1延迟监测电路

下面说明的延迟监测电路是为检测芯片间或者芯片内的晶体管特性(阈值电压等)的偏 差，而对芯片上的信号传输的延迟时间进行测定的电路。

图1(a)示出了延迟监测电路的结构。如图1(a)所示，延迟监测电路100是将多段 延迟电路10串联连接而构成的环形振荡电路。其中，延迟电路10是使输入信号反转输出的 反相器电路。尤其是，本实施方式的延迟电路10能够进行能改变其结构的重构。后面详细 论述可重构的延迟电路10。延迟监测电路100在初始段具有与非(NAND)栅极50，通过 启动(Enable)信号就能够接通关断振荡。延迟监测电路100的各延迟电路10的结构通过来 自移位寄存器53的控制信号被改变。来自移位寄存器53的控制信号通过解码器55被解码 后赋予各段的延迟电路10。由此，设定各段的延迟电路10的结构。移位寄存器53的值由串 行数据和时钟信号设定。通过具有这样的串行接口，就能够与测定用的扫描接口进行整合。 延迟监测电路100输出的频率(振荡频率)由设于芯片上或者芯片外的计数器57测定。

另外，在本实施方式中，以环形振荡电路构成延迟监测电路，测定芯片上的信号传输的 延迟时间作为频率。但是，延迟监测电路的结构不限于此，也可以是图1(b)所示的仅将多 段延迟电路串联连接的、生成延迟信号的电路。这种情况下，根据延迟监测电路的输出就能 够直接测定出延迟时间。

1.2延迟电路

图2表示可重构的延迟电路10的结构。延迟电路10包含第一可逆逻辑门和第二可逆逻 辑门，所述第一可逆逻辑门包含上拉电路2和下拉电路3的串联电路，第二可逆逻辑门包含 上拉电路4和下拉电路5的串联电路。第一可逆逻辑门的上拉电路2与电源电位之间串联连 接有pMOS通道晶体管6。第一可逆逻辑门的下拉电路3与接地之间串联连接有nMOS通道 晶体管7。在第二可逆逻辑门的上拉电路4和下拉电路5各自的信号输入路径中串联插入有 pMOS通道晶体管8和nMOS通道晶体管9。即，在延迟电路10的输入节点与第二可逆逻 辑门的上拉电路4以及下拉电路5各自的控制输入之间串联插入有pMOS通道晶体管8和 nMOS通道晶体管9。通过改变在各通道晶体管(通道栅极)6～9的栅极上施加的控制信号 (C1～C4)的逻辑值，就能够实现延迟电路10的不同延迟特性。

这样，本实施方式的延迟电路10具有2种上拉电路和2种下拉电路，能够通过通道晶 体管6～9控制它们的动作。通过串联插入到第一可逆逻辑门的通道晶体管6、7，就能够分 别控制第一可逆逻辑门的上拉电路2和下拉电路3的动作是否进行。此外，通过串联插入到 第二可逆逻辑门的各输入的通道晶体管8、9，就能够控制是否向第二可逆逻辑门传递信号。 另外，由于信号传递是经通道晶体管8、9进行，所以传递的信号的强度会减小阈值电压的 部分。

在这样的电路结构中，上拉电路能够使用第一可逆逻辑门的上拉电路2、和经由pMOS 通道晶体管8赋予输入信号的第二可逆逻辑门的上拉电路4中的任意一个。此外，下拉电路 能够使用第一可逆逻辑门的下拉电路3和经由nMOS通道晶体管9赋予输入信号的第二可逆 逻辑门的下拉电路5中的任意一个。

根据所述电路，通过改变传向通道晶体管6～9的控制信号C1～C4的逻辑值，就能够实 现总计4种不同的延迟特性。当串联连接M段这种延迟电路而构成延迟监测电路时，就能 够测定4^M种不同的延迟路径的传输延迟时间。

图3是示出图2所示的延迟电路的更具体结构的例子的示意图。图3表示上拉电路以及 下拉电路的最简单结构，分别以1个pMOS晶体管以及1个nMOS晶体管构成上拉电路2、 4以及下拉电路3、5。将各通道晶体管6～9的栅极电位C1、C2、C3、C4分别设为电源电位 (与逻辑值“1”对应)或者接地电位(与逻辑值“0”对应)，由此，就能够控制各通道晶 体管6～9的导通/非导通。

在下述表1中表示当对施加于通道晶体管6～9的栅极的控制信号C1、C2、C3、C4进行 组合时通过其组合构成的延迟电路10的特性。

表1

C1 C2 C3 C4 延迟模式 0 1 1 0 标准反相器 0 0 1 1 对nMOS晶体管敏感 1 1 0 0 对pMOS晶体管敏感 1 0 0 1 对nMOS晶体管和pMOS晶体管敏感

图4表示通过施加于各通道晶体管6～9的栅极上的信号值C1、C2、C3、C4的组合而使 结构发生变化的图3所示的延迟电路10a的等效电路。

图4(a)表示控制信号C1、C2、C3、C4的逻辑值的组合为(0、1、1、0)时的延迟 电路10a的等效电路。第二可逆逻辑门上不施加输入，第一可逆逻辑门的晶体管2a(上拉电 路)以及晶体管3a(下拉电路)动作。该电路结构示出了与图18(a)所示的电路类似的延 迟特性，是标准反相器电路的结构。

图4(b)示出了控制信号C1、C2、C3、C4的逻辑值的组合为(0、0、1、1)时的延 迟电路10a的等效电路。第一可逆逻辑门的晶体管2a(上拉电路)和经由nMOS通道晶体 管9的第二可逆逻辑门的晶体管5a(下拉电路)动作。该电路结构示出了与图18(b)所示 的电路类似的延迟特性，是对nMOS晶体管的阈值变动敏感(下面简称为“对nMOS晶体 管敏感”)的电路结构。

图4(c)示出了控制信号C1、C2、C3、C4的逻辑值的组合为(1、1、0、0)时的延 迟电路10a的等效电路。第一可逆逻辑门的晶体管3a(下拉电路)和经由pMOS通道晶体 管8的第二可逆逻辑门的晶体管4a(上拉电路)动作。该电路结构示出了与图18(c)所示 的电路类似的延迟特性，是对pMOS晶体管的阈值变动敏感(下面简称为“对pMOS晶体 管敏感”)的电路结构。

如上所述，根据延迟电路10，通过改变赋予通道晶体管6～9的控制信号的逻辑值的组 合，就能够实现多个延迟特性。

2、偏差的评估

下面说明使用具有上述结构的延迟监测电路100的偏差评估。

2.1芯片间偏差

在芯片间偏差的评估中，在延迟监测电路100中将所有段的延迟电路10控制成相同结 构。其中，需要考虑芯片内偏差量来确定延迟监测电路100的段数。

在评估nMOS晶体管的偏差时，将所有段的延迟电路10设置成图4(b)所示的对nMOS 晶体管敏感的结构，测定延迟监测电路100的振荡频率。即，关断通道晶体管8，将通道晶 体管9控制成导通，所有段的延迟电路10成为相同结构。

同样地，在评估pMOS晶体管的偏差时，将所有段的延迟电路10设置成图4(c)所示 的对pMOS晶体管敏感的结构。

此外，在评估由标准反相器构成的电路的特性时，将所有段的延迟电路10构成为图4 (a)所示的标准反相器。

这样，就能够评估三种不同的延迟特性，能够使用非专利文献1的方法，根据测定值来 推测过程参数的变化量。例如，假设偏差主要原因仅为nMOS晶体管和pMOS晶体管的阈 值电压，则式(1)和式(2)的一次近似成立。

Δf_n＝k_n,nΔV_thn+k_n,pΔV_thp(1)

Δf_p＝k_p,nΔV_thn+k_p,pΔV_thp(2)

其中，Δf_n和Δf_p是对nMOS晶体管敏感的结构和对pMOS晶体管敏感的结构中的频率 的测定值和预测值之差。k_n,n和k_n,p是nMOS晶体管和pMOS晶体管的、对nMOS晶体管 敏感的结构的频率的灵敏度。k_p,n和k_p,p是对pMOS晶体管敏感的结构中的频率的灵敏度。 ΔV_thn和ΔV_thp分别是nMOS晶体管和pMOS晶体管的阈值电压的变化量。灵敏度能够通过 模拟求出，阈值电压的变化量ΔV_thn、ΔV_thp能够通过测定出的频率的变化量推测出。

2.2芯片内偏差

为了评估芯片内偏差，以往是在芯片上安装多个相同的电路种类，根据各例的特性统计 性地评估偏差。根据本实施方式的延迟监测电路100，通过使某段的延迟电路的延迟特性与 其它段不同，就能够测定出该段的延迟。这样，通过将某个特定段设成与其它电路不同的结 构，就能够以一个电路来评估芯片内偏差。

首先，将某个特定段(对象段)以外的所有段的延迟设成与标准反相器(图4(a)所示 的结构)相同，将特定段的延迟设成更大的值。因此，将特定段(对象段)以外的所有段的 结构设成标准反相器(图4(a))的结构，将特定段的结构设成图4(b)或者图4(c)所示 的结构。然后，一面依次改变(扫描)特定段，一面测定延迟监测电路100的输出信号的振 荡频率，由此，就能够评估nMOS晶体管或者pMOS晶体管的偏差。通过将对象段的延迟 电路10设置成对nMOS晶体管敏感或者对pMOS晶体管敏感，从而分别独立地评估nMOS 晶体管和pMOFET的偏差。

然后，作为一个例子而言，说明nMOS晶体管的偏差推测。这种情况下，某个特定段的 反相器构成为图4(b)所示的电路结构，其以外的段的反相器构成为图4(a)所示的标准 反相器的电路结构。此时，被测定的频率f_n,1能够使用通道晶体管9以及其上连接有栅极的 nMOS晶体管5a各自的阈值电压的灵敏度系数等，以下式来表示。

f_n,1＝f_n,10+k_n,1ΔV_thn,1+k_n,2ΔV_thn,2+α(3)

其中，f_n,10是无偏差时的模拟时的预测值，α是特定段以外的所有段的变化量的总和。

在段数充分多的情况下，各段的随机偏差平均化，就能够将α假设成固定。k_n,1和k_n,2是与各nMOS晶体管9、5a的阈值电压的变动相对的频率的灵敏度。ΔV_thn,1和ΔV_thn,2表示 nMOS晶体管9，5a的阈值电压的偏差量。

针对各反相器段能得到式(3)，由此，获得N段的测定值。因此，通过假设k_n,1＝k_n,2， 且ΔV_thn,1和ΔV_thn,2的离散相等来进行统计意义上的处理，就能够获得nMOS晶体管的阈值 V_thn的偏差σ。

σΔf_n＝k_nσV_thn(4)

pMOS晶体管的阈值电压的偏差也是同样地进行推测。

3、总结

如上所述，本实施方式的延迟电路10是一种可重构的延迟电路，其具备：对输入信号 进行输入的输入节点；对输出信号进行输出的输出节点；第一反转电路；以及第二反转电路。 第一反转电路包含上拉电路2和下拉电路3的串联电路，所述上拉电路2根据输入信号在接 通时将电源电位连接在输出节点上，所述下拉电路3根据输入信号在接通时将接地电位连接 在输出节点上。第二反转电路包含上拉电路4和下拉电路5的串联电路，所述上拉电路4根 据输入信号在接通时将电源电位连接在输出节点，所述下拉电路5根据输入信号在接通时将 接地电位连接在输出节点上。进而，延迟电路10具备通道晶体管6和通道晶体管7，所述通 道晶体管6串联连接于第一反转电路的上拉电路2和电源电位之间，所述通道晶体管7串联 连接于第一反转电路的下拉电路3和接地电位之间。进而，延迟电路10具备通道晶体管8 和通道晶体管9，所述通道晶体管8串联连接于输入节点和第二反转电路的上拉电路4的输 入之间，所述通道晶体管9串联连接于输入节点和第二反转电路的下拉电路5的输入之间。 通过施加于通道晶体管6～9的栅极的控制信号C1～C4的组合，来改变延迟电路10的延迟特 性。

此外，本实施方式的延迟监测电路100是一种对集成电路内的信号传输时间的延迟进行 测定的电路，包含将多段具有上述结构的可重构的延迟电路10进行串联连接的电路。

延迟电路10具有上述结构，由此，就能够将延迟电路10设置成对pMOS晶体管敏感的 结构或对nMOS晶体管敏感的结构等各种结构。因此，通过根据测定目的适当地构建延迟电 路10，就能够通过1个延迟监测电路来实施多种测定。由此，就不需要针对每种测定配置延 迟监测电路，其结果是能够限制芯片面积的增大。

(实施方式2)

在本实施方式中，示出延迟电路10的其他结构。

图5中示出本实施方式中的延迟电路的结构。在本实施方式的延迟电路10b中，在图2 或者图3所示的实施方式1的延迟电路10a的结构中，还分别对pMOS通道晶体管8以及 nMOS通道晶体管9并联连接有pMOS通道晶体管21以及nMOS通道晶体管23。即，并联 连接有2个通道晶体管作为与第二可逆逻辑门的输入串联连接的通道晶体管。另外，这里说 明了并联连接2个通道晶体管的例子，也可以并联连接3个以上的通道晶体管。

图6示出了本实施方式的延迟电路10b的布局例。为了减小依赖于布局的特性偏差，使 nMOS通道晶体管9、23(pMOS通道晶体管8、21)对的两个栅极共享相同的源扩散区域。

在下述表2中示出了施加于通道晶体管6～9、21、23的栅极的控制信号C1、C2、C3、 C4、C5、C6的组合以及通过该组合形成的延迟电路10b的特性。

表2

C1 C2 C3 C4 C5 C6 延迟模式 0 1 1 0 1 0 标准反相器 0 0 1 0 1 1 对nMOS晶体管敏感 0 0 1 1 1 0 对nMOS晶体管敏感 1 1 0 0 1 0 对pMOS晶体管敏感 1 1 1 0 0 0 对pMOS晶体管敏感

通过这样的延迟电路10b的结构，就能够以通道晶体管为单位评估芯片内偏差。

例如，当控制信号C1、C2、C3、C4、C5、C6的逻辑值的组合为(0、0、1、1、1、0) 和(0、0、1、0、1、1)时，能够获得与图4(b)相同的延迟特性。这两者的组合中不同的 点是在第二可逆逻辑门的下拉nMOS晶体管5a的栅极上施加信号的nMOS通道晶体管。因 此，通过取两者的延迟时间之差，就能够评估该两个nMOS晶体管9、23的芯片内偏差。同 样地，通过取信号C1、C2、C3、C4、C5、C6的逻辑值的组合为(1、1、0、0、1、0)和 (1、1、1、0、0、0)时的延迟时间之差，就能够评估pMOS晶体管8、21的芯片内偏差。

说明使用了在各段具有本实施方式的延迟电路10b的延迟监测电路100的芯片内偏差的 评估。

首先，将某个特定段(对象段)以外的所有段的延迟设置成与标准反相器相同，将特定 段的延迟设置成较大。下面，作为一个例子，说明评估nMOS晶体管的芯片内偏差时的结构。

关于对象段，在第一次测定中将nMOS通道晶体管9设为导通(nMOS通道晶体管23 为关断)，在第二次测定中将nMOS通道晶体管23设为导通(nMOS通道晶体管9为关断)。 然后，根据这两个测定值之差来评估通道晶体管9和通道晶体管23的特性差。然后，一面 扫描对象段一面通过测定振荡频率来评估nMOS晶体管的偏差。通过将对象段设定成对 nMOS晶体管敏感或者对pMOS晶体管敏感，来分别对nMOS晶体管和pMOFET的偏差进 行评估。

然后，详细说明nMOS晶体管的偏差的推测。在图5中，仅将nMOS通道晶体管9设 为导通时的频率f_n,1和仅将nMOS通道晶体管23设为导通时的频率f_n，2能够使用各自的通道 晶体管的灵敏度系数以下面的一次近似式来表示。

f_n,1＝f_n,10+k_n,1k_n,1ΔV_thn，1+α(5)

f_n,2＝f_n,20+k_n,2ΔV_thn,2+α(6)

其中，f_n,10和f_n,20是无偏差时模拟的预测值，α是非均质反相器段以外的所有反相器段 的变化量的总和。当段数充分长时，各段的随机偏差被平均化，就能够将α假设成固定。系 数k_n,1和k_n,2是频率相对于各通道晶体管的阈值电压的变动的灵敏度。ΔV_thn,1和ΔV_thn,2表示 各通道栅极的阈值电压的偏差量。当考虑k_n,1＝k_n,2＝k_n时，通过式(5)和(6)的差，就能够 在频率差和通道晶体管彼此间的阈值电压差之间获得下面的关系。

Δf_n＝k_nΔV_thn(7)

针对各段能得到式(7)，就能够得到N个段数的测定值。因此，就能够获取Δf_n的偏差 σ，使用该偏差对阈值电压的偏差σΔV_thn进行如下推测。

σΔf_n＝k_nσΔV_thn(8)

${\mathrm{\sigma \Delta V}}_{thn}={\mathrm{\sigma \Delta V}}_{thn}/\left(\sqrt{2}\right)---\left(9\right)$

也能够和nMOS晶体管同样地推测pMOS晶体管的阈值电压偏差。

根据本实施方式的延迟电路10b的结构，能够高精度地测定芯片内的每个晶体管的偏差。

(实施方式3)

在本实施方式中，示出了延迟电路的其他结构。

在实施方式1中，在被施加信号C1、C2、C3、C4的情况下，在第二可逆逻辑门中，与 pMOS晶体管4a以及nMOS晶体管5a的栅极连接的通道晶体管8、9的任意一个被控制成 关断。因此，与该被控制成关断的通道晶体管8、9连接的晶体管4a或者5a的栅极电位变 成悬浮电位。栅极变为悬浮电位的晶体管4a或者5a无助于延迟电路10a的反相器功能，理 想状态下应变为非导通状态。但是，实际上由于栅极变成悬浮电位，所以在晶体管4a或者 5a中可能有泄露电流流过。由于该泄露电流会影响到延迟电路10a的延迟特性，所以可能会 导致测定精度降低。因此，在本实施方式中，说明用于解决该泄露电流问题的延迟电路的结 构。图7示出了本实施方式的延迟电路的结构例。

在图7(a)所示的延迟电路10c中，在图3所示的延迟电路的第二可逆逻辑门的pMOS 晶体管4a和电源之间插入有pMOS通道晶体管31。进而，在第二可逆逻辑门的nMOS晶体 管5a和接地(接地电位)之间插入有nMOS通道晶体管32。

在这种结构中，使通道晶体管31或者32关断，所述通道晶体管31或者32与第二可逆 逻辑门中栅极电位成为悬浮电位的晶体管4a或者5a连接。由此，由于电源和pMOS晶体管 4a间的路径或者nMOS晶体管5a和接地间的路径被切断，所以能够防止pMOS晶体管4a 或者nMOS晶体管5a的泄露电流。例如，在nMOS晶体管5a的栅极电位成为悬浮电位的情 况下(图4(a)、(c)的情况)，使nMOS通道晶体管32关断。由此，由于nMOS晶体管5a 和接地间的路径被切断，所以能够防止从nMOS晶体管5a流向接地的泄露电流。此外，在 pMOS晶体管4a的栅极电位变成悬浮电位的情况下(图4(a)、(b)的情况)，使pMOS通 道晶体管31关断。由此，由于pMOS晶体管4a和电源间的路径被切断，就能够防止从电源 流向pMOS晶体管4a的泄露电流。另外，可以切换第二可逆逻辑门中的pMOS晶体管4a 和pMOS通道晶体管31的位置。此外，也可以切换nMOS晶体管5a和nMOS通道晶体管 32的位置。

图7(b)是示出本实施方式的延迟电路的其他结构例的示意图。在图7(b)所示的延 迟电路10d中，在图3所示的延迟电路的第二可逆逻辑门中的pMOS晶体管4a的栅极和电 源之间插入有pMOS上拉晶体管33。进而，在第二可逆逻辑门中的nMOS晶体管5a的栅极 和接地之间插入有nMOS下拉晶体管34。

在这种结构中，使晶体管33或者34导通，所述晶体管33或者34与第二可逆逻辑门中 的栅极电位有可能变成悬浮电位的某个晶体管4a或者5a的栅极连接。由此，由于能够将晶 体管4a或者5a的栅极电位控制成电源电位或者接地电位，所以能够将晶体管4a或者5a完 全关断，防止泄露电流。

例如，在nMOS晶体管5a的栅极电位有可能变成悬浮电位的情况下(图4(a)、(c)的 情况)，使nMOS晶体管34导通。由此，由于nMOS晶体管5a完全关断，所以能够防止nMOS 晶体管5a中的泄露电流。此外，在pMOS晶体管4a的栅极电位有可能变成悬浮电位的情况 下(图4(a)、(b)的情况)，使pMOS晶体管33导通。由此，由于pMOS晶体管4a完全 关断，所以能够防止pMOS晶体管4a中的泄露电流。

另外，图7所示的用于防止泄露电流的结构也能够适用于实施方式2的延迟电路的结构。

(实施方式4)

说明使用由上述各实施方式中的延迟电路构成的延迟监测电路来测定集成电路(半导体 芯片)内的电路元件的特性的偏差的装置。

图8表示用于测定集成电路的电路元件的特性偏差的装置结构。偏差测定装置500是对 集成电路200中包含的电路元件(晶体管)的特性偏差进行测定的装置。集成电路200具备 包含所述任意一个实施方式所示的可重构的延迟电路的延迟监测电路100。

偏差测定装置500经由集成电路200的信号端子将设定信号发送给集成电路200，所述 设定信号用于设定延迟监测电路100内的各延迟电路的结构(即延迟特性)。该设定信号是 用于在延迟监测电路100中将每个延迟电路的电路结构设定为如图4所示结构的任意一个的 信号，即在各段设定控制信号C1、C2、C3、…的逻辑值的信号。设定信号是图1所示的移 位寄存器53的输入。之后，偏差测定装置500通过计数器57测定延迟监测电路100的振荡 频率，根据测定结果测定晶体管的偏差。偏差测定装置500在内部具备执行下面动作的控制 装置(例如CPU)。控制装置通过按照上述实施方式说明的步骤对振荡频率的测定结果进行 统计意义上的处理，就能够求出pMOS晶体管以及nMOS晶体管的阈值偏差。

例如，在评估半导体芯片内的晶体管的偏差时，偏差测定装置500以下面的步骤进行动 作。

(第一步骤)偏差测定装置500在延迟监测电路100中以特定段的延迟电路的结构和该 特定段以外的段的延迟电路的结构不同的方式设置各段的控制信号C1～C4，施加于各通道晶 体管6、7、…。

(第二步骤)偏差判定装置500测定延迟监测电路100的振荡频率。

(第三步骤)依次改变(扫描)特定段的同时反复进行第一步骤和第二步骤。

(第四步骤)根据通过第三步骤获得的测定结果，测定形成集成电路200的芯片内的电 路元件的特性偏差。

通过上面的处理，就能够评估芯片内的晶体管的偏差。

此外，在评估芯片间的晶体管的偏差时，偏差测定装置500按照下面的步骤进行动作。

(第一步骤)偏差测定装置500在各段以所有段的延迟电路的结构相同的方式设定控制 信号，施加于各通道晶体管6、7、…。

(第二步骤)在施加这些控制信号的状态下，测定延迟监测电路100的振荡频率。

(第三步骤)根据通过第二步骤得到的测定结果，测定形成集成电路200的芯片间的电 路元件的特性的偏差。

通过上面的处理，就能够评估芯片间的晶体管的偏差。

此外，在集成电路200包含延迟监测电路10b的情况下，偏差测定装置500可以以下面 的步骤进行动作，所述延迟监测电路10b在实施方式2(图5)所示的第二反转栅极的各输 入并联连接有通道晶体管8和21、9和23。

a)测定pMOS晶体管的偏差的情况

(第一步骤)偏差测定装置500在各段以特定段的延迟电路的结构和该特定段以外的段 的延迟电路的结构不同的方式设定控制信号，施加于各通道晶体管6～9、21、23。

(第二步骤)在施加了这些控制信号的状态下，测定延迟监测电路100的振荡频率。

(第三步骤)依次改变特定段的同时反复进行第一步骤和第二步骤。

(第四步骤)根据通过第三步骤获得的测定结果，测定形成集成电路的芯片内的电路元 件的特性偏差。

其中，第二步骤包含下面的步骤。

(第五步骤)对于特定段，导通pMOS通道晶体管8，关断pMOS通道晶体管21，测 定延迟监测电路100的振荡频率。

(第六步骤)对于特定段，关断pMOS通道晶体管8，导通pMOS通道晶体管21，测 定延迟监测电路100的振荡频率。

(第七步骤)计算第五步骤的测定结果和第六步骤的测定结果之差。

通过上述处理，就能够以晶体管为单位来评估芯片内的晶体管的偏差。

b)测定nMOS晶体管的偏差的情况

(第一步骤)偏差测定装置500在各段以特定段的延迟电路的结构和该特定段以外的段 的延迟电路的结构不同的方式设定控制信号，施加于各通道晶体管6～9、21、23。

(第二步骤)在施加了这些控制信号的状态下，测定延迟监测电路的输出。

(第三步骤)依次改变特定段的同时反复进行第一步骤和第二步骤。

(第四步骤)根据通过第三步骤获得的测定结果，测定形成集成电路的芯片内的电路元 件的特性的偏差。

其中，第二步骤包含下面的步骤。

(第五步骤)对于特定段，导通nMOS通道晶体管9，关断nMOS通道晶体管23，测 定延迟监测电路100的振荡频率。

(第六步骤)在特定段中，关断nMOS通道晶体管9，导通nMOS通道晶体管23，测 定延迟监测电路100的振荡频率。

(第七步骤)计算第五步骤的测定结果和第六步骤的测定结果之差。

通过上述偏差测定方法，就能够以晶体管为单位来评估芯片内的晶体管的偏差。

(实施方式5)

在本实施方式中，说明在半导体芯片(集成电路)中使用晶体管特性的偏差的测定结果 来自动校正偏差的电路。图9示出对晶体管特性的偏差进行自动校正的偏差校正电路的结构。

1、偏差校正电路的结构

图9所示的偏差校正电路150包含：脉冲产生器61、延迟监测电路100、比较电路63、 控制电路65、寄存器67a、67b、以及模数转换器69a、69b。偏差校正电路150形成于集成 电路内，对构成集成电路的pMOS晶体管71以及nMOS晶体管72的特性偏差进行校正。

脉冲产生器61产生施加于延迟监测电路100的脉冲。延迟监测电路100以及延迟电路 10与实施方式1中说明的延迟监测电路以及延迟电路具有相同的结构、功能。从脉冲产生器 61输出的脉冲信号的脉冲宽度被设定为与延迟监测电路100的延迟时间的基准值对应的宽 度。延迟监测电路100的延迟时间根据构成延迟电路100的延迟电路10的结构(种类)而 变化。

比较电路63对脉冲产生器61的输出和延迟监测电路100的输出进行比较，输出表示比 较结果的信号。具体而言，如图10所示，比较电路63对来自脉冲产生器61的输出信号(脉 冲信号)的下降时刻(赋予延迟的基准值的时刻)和延迟监测电路100的输出信号的上升时 刻进行比较，输出表示比较结果的信号。例如，比较电路63能够使用如图11所示的相位频 率检测电路(phasefrequencydetector)来构成。图11所示的电路在脉冲产生器61的输出信 号的下降比延迟监测电路100的输出信号的上升早时，输出(UP，DOWN)＝(H，L)的 输出信号。脉冲产生器61的输出信号的下降比延迟监测电路100的输出信号的上升晚时， 输出(UP，DOWN)＝(L，H)的输出信号。当脉冲产生器61的输出信号的下降和延迟监 测电路100的输出信号的上升同时发生时，复位脉冲被输入触发器，触发器被复位。

控制电路65控制脉冲产生器61以及延迟监测电路100。具体而言，控制电路65将控制 信号提供给延迟监测电路100，所述控制信号用于将延迟监测电路100内的各延迟电路10 的结构改变为图4(a)～(c)的任意一个所示的结构。同时，控制电路65将控制信号输出 到脉冲产生器61，所述控制信号将从脉冲产生器61输出的脉冲的脉冲宽度控制成基于延迟 监测电路100的结构的宽度(延迟时间的基准值)。此外，控制电路65输出用于对构成集成 电路的晶体管的基板电压进行控制的控制信号。

寄存器67a、67b对用于控制从控制电路65输出的晶体管的基板电压的控制信号的值(数 字值)进行保存。具体而言，寄存器67a对用于控制pMOS晶体管的基板电压(n阱电压) VNW的控制信号的值(数字值)进行保存。寄存器67b对用于控制nMOS晶体管的基板电 压(p阱电压)VPW的控制信号的值(数字值)进行保存。

数模(DigitaltoAnalog)转换器69a、69b根据保存在寄存器67a、67b中的值，输出用 于分别控制pMOS晶体管71以及nMOS晶体管72的基板电压(VNW、VPW)的控制信号 (模拟信号)。通过对基板电压的控制，来校正pMOS晶体管71以及nMOS晶体管72的偏 差。

2、偏差校正动作

下面说明由偏差校正电路150进行的偏差校正动作。另外，下面作为一个例子，说明集 成电路在动作中通常进行芯片间偏差的自动校正时的动作。

控制电路65将延迟监测电路100的全部段的延迟电路10的结构切换为图4(b)所示的 结构(对nMOS晶体管敏感的结构)或者图4(c)所示的结构(对pMOS晶体管敏感的结 构)。此时，控制电路65将从脉冲产生器61输出的脉冲的脉冲宽度控制成基于延迟电路10 的结构的脉冲宽度。

图12是说明一面将延迟电路10的结构切换为图4(b)或者图4(c)所示的结构一面 自动校正偏差时从脉冲产生器61输出的脉冲信号的说明图。如图12所示，控制电路65将 延迟电路10的结构设定为图4(b)或者图4(c)所示的结构。同时，控制电路65将从脉 冲产生器61输出的脉冲信号的脉冲宽度控制成基于设定的延迟电路10的结构的脉冲宽度。 另外，控制电路65在将延迟电路10的结构设定为图4(b)(或者图4(c))所示的结构之 后，到下一次设定为图4(b)(或者图4(c))所示的结构期间，设有规定间隔(例如1000 时钟的期间)。这样设置间隔是因为耗费晶体管的基板电压的响应时间。即，如后所述，使 用将延迟电路设定成图4(b)或者图4(c)所示的结构时的晶体管特性的测定结果，来控 制晶体管的基板电压。此时，由于到基板电压稳定为止要耗费时间，所以在基板电压的变化 稳定后需要进入下一个测定循环。

脉冲产生器61根据控制电路65的控制从时钟信号生成脉冲信号，进行输出。延迟监测 电路100输入来自脉冲产生器61的脉冲信号，输出具有基于延迟电路10的结构的延迟时间 的输出信号。例如，在通过控制电路65使各延迟电路10被重构成图4(b)所示的结构(对 nMOS晶体管敏感的结构)时，从延迟监测电路100输出的输出信号具有反映了nMOS晶体 管的特性偏差的延迟时间。由此，通过判断从延迟监测电路100输出的输出信号的延迟时间， 就能够判断nMOS晶体管的特性。

比较电路63输入来自脉冲产生器61的输出信号(脉冲信号)和来自延迟监测电路100 的输出信号，比较延迟监测电路100的延迟时间和延迟时间的基准值(脉冲产生器61的输 出信号的脉冲宽度)。具体而言，如图10所示，比较电路63比较延迟监测电路100的输出 信号的上升时刻(延迟时间)和来自脉冲产生器61的输出信号(脉冲信号)的下降时刻(延 迟时间的基准值)。然后，当延迟监测电路100的输出信号的上升时刻比来自脉冲产生器61 的输出信号的下降时刻晚时，比较电路63判断出延迟监测电路100的延迟时间比基准值大。 另一方面，当延迟监测电路100的输出信号的上升时刻比来自脉冲产生器61的输出信号的 下降时刻早时，判断出延迟监测电路100的延迟时间比基准值小。

当延迟监测电路100的延迟时间比基准值(脉冲产生器61的输出信号的脉冲宽度)大 时，认为晶体管的延迟大。另一方面，当延迟监测电路100的延迟时间比基准值小时，认为 晶体管的延迟变小。当晶体管的延迟大时，通过使晶体管的基板电压变化成正向偏压方向而 使延迟时间变成基准值，来校正晶体管的特性。另一方面，晶体管的延迟小时，通过使晶体 管的基板电压变化为负向偏压方向而使得延迟时间变成基准值，来校正晶体管特性。

控制电路65输出控制信号，所述控制信号用于根据比较电路63的输出来控制赋予基板 的电压。从控制电路65输出的控制信号的值被保存于寄存器67a、67b中。

例如，当各延迟电路10被重构为图4(b)所示的结构(对nMOS晶体管敏感的结构) 时，根据比较电路63的输出判断出延迟监测电路100的延迟时间比基准值大的情况下，控 制电路65控制nMOS晶体管72的基板电压VPW，以减小起因于nMOS晶体管72特性的 延迟。在这种情况下，控制电路65输出用于使nMOS晶体管72的基板电压VPW向正向偏 压方向变化的控制信号。另一方面，在判断出延迟监测电路100的延迟时间比基准值小的情 况下，控制电路65控制nMOS晶体管72的基板电压VPW，以增大起因于nMOS晶体管72 特性的延迟。在这种情况下，控制电路65输出用于使nMOS晶体管72的基板电压VPW向 负向偏压方向变化的控制信号。

同样地，当各延迟电路10被重构为图4(c)所示的结构(对pMOS晶体管敏感的结构) 时，在根据比较电路63的输出判断出延迟监测电路100的延迟时间比基准值大的情况下， 控制电路65输出用于控制pMOS晶体管71的基板电压VNW的控制信号，以减小起因于 pMOS晶体管71的延迟。另一方面，在判断出延迟监测电路100的延迟时间比基准值小的 情况下，控制电路65输出用于控制pMOS晶体管71的基板电压VNW的控制信号，以增大 起因于pMOS晶体管71的延迟。

如上所述，控制电路65一面切换各延迟电路10的结构一面测定pMOS晶体管71以及 nMOS晶体管72的特性，根据其测定结果输出用于控制pMOS晶体管71以及nMOS晶体管 72的基板电压VNW、VPW的控制信号。从控制电路65输出的用于控制pMOS晶体管71 的基板电压VNW的控制信号值被保存于pMOS晶体管控制用的寄存器67a。此外，用于控 制nMOS晶体管72的基板电压VPW的控制信号值被保存于nMOS晶体管控制用的寄存器 67b。

模数转换器69a、69b根据保存于寄存器67a、67b的控制信号值，分别产生pMOS晶体 管71以及nMOS晶体管72的基板电压。由此，构成集成电路的pMOS晶体管71以及nMOS 晶体管72的特性被校正为标准特性。

这样，求出集成电路在动作中校正晶体管特性通常所需要的基板电压，将该值保存在寄 存器67a、67b中，根据该值自动校正偏差。在这种情况下，由于寄存器67a、67b的值经常 被更新，所以即使在动作温度或供给电压变动的情况下或者因年久老化而使晶体管特性变动 的情况下，也能够将电路的动作速度保持固定。

另外，在上面的说明中，说明了一面将延迟电路10的结构重构为图4(b)或者4(c) 所示的结构一面进行校正动作的例子，也可以将延迟电路10的结构重构为图4(a)、4(b)、 4(c)所示的结构，以各结构来测定晶体管特性。这种情况下，可以对延迟监测电路100的 各个不同结构测定特性，以晶体管的基板电压为例按照下述的表3所示的逻辑进行控制。在 表3中，将延迟电路10重构为各结构进行测定时的延迟监测电路100的延迟时间大于等于 基准值的情况设为“1”，小于基准值的情况设为“0”。此外，将增大基板电压的情况设为“+1”， 将减小基板电压的情况设为“-1”，将没有任何变化的情况设为“0”。另外，在表3中，排 除了电路正常动作时无法产生的组合。

表3

如前所述，在本实施方式中，用于偏差校正的信息被保存于寄存器67a、67b。因此，通 过在期望时刻更新寄存器67a、67b，就能够进行反映了期望时刻的半导体芯片状态(动作环 境，年久老化等)的偏差校正。关于晶体管特性的偏差的自动校正时刻(时机)，上述之外 还考虑有如下例子。

(1)每个规定期间

求出每个规定期间所需要的基板电压，将该值保存于寄存器67a、67b。能够设定1月、 1年等任意的时间间隔来作为规定间隔。

(2)预测了动作环境变化时

在集成电路动作时预测动作环境(温度、电压等)的变化，在有可能变化的情况下，求 出晶体管特性的校正所需要的基板电压，将该值保存于寄存器67a、67b。然后，使模数转换 器69a、69b根据寄存器67a、67b的值进行动作。

(3)接通电源时

在接通集成电路的电源时，求出晶体管特性的校正所需要的基板电压，将该值保存于寄 存器67a、67b。然后，根据接通电源时更新过的寄存器67a、67b的值来使模数转换器69a， 69b动作。

(4)产品测定时

在集成电路制成后的测定时，求出晶体管特性的校正所需的基板电压，将该值保存于寄 存器67a、67b。然后，根据寄存器67a、67b的值使模数转换器69a、69b动作。

另外，在上述例子中，通过改变晶体管的基板电压对晶体管特性的偏差进行了校正，但 是，偏差的校正方法不限于此。例如，可以根据晶体管特性的测定结果来调整时钟频率和/ 或电源电压。

此外，在上述例子中，以实施方式1所示的延迟电路10构成延迟监测电路100，但也可 以以实施方式2～4或者后述的实施方式6所示的延迟电路构成延迟监测电路。

此外，在上述例子中，说明了对芯片间偏差进行自动校正的例子，也能够对芯片内偏差 进行自动校正。这种情况下，如实施方式1等说明的一样，控制电路65控制各段的延迟电 路的结构，使对象段与其以外的段的结构不同。然后，控制电路65一面切换对象段一面测 定对象段的晶体管的特性，根据测定结果来校正晶体管的偏差。

3、总结

如上所述，本实施方式的偏差校正电路150是对集成电路中的晶体管(电路元件)的特 性的偏差进行校正的偏差校正电路，其具备延迟监测电路(100)、以及根据由延迟监测电路 测定出的信号传输延迟来校正晶体管的特性偏差的校正电路(63、65、67a-67b、69a-69b)。 通过该偏差校正电路，能够对构成集成电路的晶体管的特性偏差进行自动校正。

(实施方式6)

在实施方式1～4所示的延迟电路中，在第一可逆逻辑门中，将上拉电路2配置在pMOS 通道晶体管6的低压侧，将下拉电路3配置在nMOS通道晶体管7的高压侧。相对于此，在 本实施方式的延迟电路中，如图13所示，在第一可逆逻辑门中，将上拉电路2配置在pMOS 通道晶体管6的高压侧，将下拉电路3配置在nMOS通道晶体管7的低压侧。

即，如图13(a)所示，上拉电路2和第一可逆逻辑门的输出端(Out)之间串联连接有 pMOS通道晶体管6。此外，输出端(Out)和下拉电路3之间串联连接有nMOS通道晶体 管7。根据图13(a)所示的电路结构，由于上拉电路2以及下拉电路3更难以受到晶体管 的基板电压的影响，所以能够更高精度地生成逻辑反转信号。

图13(b)示出了图13(a)所示的结构中的上拉电路以及下拉电路的最简单的结构例。 在图13(b)中，分别以1个pMOS晶体管以及1个nMOS晶体管构成上拉电路2、4以及 下拉电路3、5。

图13所示的延迟电路10’、10’a中通道晶体管6～9的栅极上施加的控制信号C1、C2、 C3、C4的组合与通过该组合构成的延迟电路10的特性的关系与表1所示的相同。

图14是示出从图13(b)所示的延迟电路10’a获得的重构的延迟电路的等效电路的示 意图。图14(a)表示重构为标准反相器的延迟电路的结构。图14(b)表示重构为对nMOS 晶体管敏感的结构时的结构。图14(c)表示重构为对pMOS晶体管敏感的结构时的结构。

图15～图17表示图13(b)所示的延迟电路10’a的变形例。图15表示在图13(b)所 示的延迟电路10’a的结构中，分别对pMOS通道晶体管8以及nMOS通道晶体管9进一步 并联连接有pMOS通道晶体管21以及nMOS通道晶体管23的结构。该延迟电路10’b中 的通道晶体管6～9、21、23的栅极上施加的控制信号C1、C2、C3、C4、C5、C6的组合与 通过该组合构成的延迟电路10的特性的关系与表2所示的相同。根据该结构，与实施方式2 中的图5所示的电路同样，能够以通道晶体管为单位对芯片内偏差进行评估。

在图16所示的电路中，在图13(b)所示的延迟电路10’a的第二可逆逻辑门的pMOS 晶体管4a和电源之间插入有pMOS通道晶体管31。进而，在第二可逆逻辑门的nMOS晶体 管5a和接地之间插入有nMOS通道晶体管32。通过该电路结构，就能够与实施方式3的图 7(a)所示的电路同样地，防止pMOS晶体管4a或者nMOS晶体管5a的泄露电流。

在图17所示的电路中，在图13(b)所示的延迟电路10’a的第二可逆逻辑门中的pMOS 晶体管4a的栅极和电源之间插入有pMOS上拉晶体管33。进而，在第二可逆逻辑门的nMOS 晶体管5a的栅极和接地之间插入有nMOS下拉晶体管34。通过该电路结构，就能够与实施 方式3的图7(b)所示的电路同样地，防止pMOS晶体管4a或者nMOS晶体管5a中的泄 露电流。

工业实用性

本发明对于ASIC、CPU、存储器等以CMOS技术制造的所有集成电路的制造、开发中 的偏差特性的评估以及考虑其评估结果的各种应用技术有用。