一种位平面编码器的VLSI系统架构

摘要

本发明公开了一种位平面编码器的VLSI系统架构。它包括总控制器、通道归属判决器、寄存器控制器、寄存器组、各通道编码模块以及编码原语等模块。本发明采用组合电路的形式来实现编码原语操作，以提高上下文判决对的产生速度；直接在清除通道模块中控制实现游程编码逻辑，简化了电路结构；在各通道扫描时采用基于列处理的系数跳跃方法，使得浪费在扫描过程中的时钟周期大为减少，很好的改善了编码速度。

说明书

技术领域

本发明属于VLSI设计技术领域，涉及一种位平面编码器的VLSI系统架构。

背景技术

JPEG2000是联合图像专家小组提出的新一代静态图像压缩标准。由于采用了许多创新性的技术，该标准具有一系列优良特性：高压缩率；PSNR渐进性；码流随机访问；感兴趣区域编码；同时支持有损压缩和无损压缩等。与已有的JPEG标准相比，JPEG2000采用了离散小波变换(Discrete Wavelet Transfort，DWT)作为其核心变换算法，优化截断的嵌入式分块编码(Embeded Block Coding with 0p timized Truncation，EBCOT)作为核心编码算法，在编码效率和复原图像质量上均远优于JPEG等传统算法，必将在静止图像压缩领域占据主导地位。

但是新算法的采用也造成了系统复杂度剧增，特别是EBCOT编码算法采用位平面编码模式，分为三个编码通道对各位平面扫描，使得编码变得更复杂。这也是JPEG2000迟迟没有代替JPEG技术的重要原因之一。JPEG2000中位平面编码是一种运算量很大的编码算法，在整个JPEG2000编码运算量中占有很大的比例，其实现性能的好坏将直接影响JPEG2000的性能，因此研究位平面编码的高效硬件实现具有重要的应用价值。目前已提出的加速方案都多少存在不足。编码通道并行编码的方法使得在扫描过程中没有时钟被浪费，但是这类方法不遵从JPEG2000标准的默认模式，需要利用JPEG2000标准提供的“CAUSAL＂、＂RESET”和“RESTART”模式组合来消除条带间的因果关系带来的影响。三个编码通道数据相关性较强，使得编码通道的并行编码变得困难。而位平面并行处理的方法同时处理多个位平面，虽然提高了位平面编码的速度，但需要的状态存储器容量太大，增加的硬件开销太多，并不适合用在便携的嵌入式系统(如数码相机、移动设备)。

发明内容

本发明的目的在于解决现有位平面编码硬件加速方案中的不足点，提供了一种结构简单，运算速度快，可有效提高系统的运行效率等优点的基于列处理的系数跳跃式位平面编码器的VLSI系统架构。

为实现上述目的，本发明采用如下技术方案：

一种位平面编码器的VLSI系统架构，它包括总控制器，总控制器与寄存器控制器和通道归属判决器连接；寄存控制器与寄存器组连接，寄存器组与存储器组连接；通道归属判决器则与三组编码通道模块连接，三组编码通道模块则与编码原语组合电路连接；整个位平面编码器的操作由寄存器控制器和总控制器控制；寄存器控制器负责控制寄存器组与存储器组间的通信，并产生存储器组读写的地址和移位操作指令；总控制器根据通道归属判决器的探测结果选择需要被编码的系数位，并控制编码原语组合电路编码生成系数位的上下文判决对；当寄存器组中的相关信息已经准备好，寄存器控制器送一个准备好信号给总控制器，当一列被编码完后，总控制器送一个列处理完信号给寄存器控制器，寄存器控制器控制寄存器组移位及读入新的数据；寄存器控制器中还有计数器记录已编码列数，当一个编码通道编码完成，寄存器控制器给总控制器发送一个编码通道结束信号，告诉总控制器开始下一个编码通道的编码；编码原语是位平面编码中的核心单元，它们生成最终的上下文判决对；编码原语组合电路包括零编码电路、符号编码电路以及幅度细化编码电路，这三者由各编码通道模块调用；游程编码不使用独立的单元，在相应的通道模块中实现，从而简化电路结构。

所述存储器组包括重要性状态存储器、符号存储器、幅度存储器、已访问状态存储器和已细化状态存储器，它们均与寄存器组连接，同时符号存储器和幅度存储器还接收离散小波变换DWT数据。

所述三组编码通道模块分别为重要性传播通道编码器、幅度细化通道编码器和清除通道编码器，在每个编码通道模块中，都要扫描判断当前位是否属于当前的编码通道，只有满足当前编码通道编码条件的比特位才被编码，并产生一个上下文CX和数据位D，输出给算术编码器，而其余不满足条件的比特位则跳过。

所述在各通道扫描时采用基于列处理的系数跳跃方法，每次从相应存储器中读取一个条带列的系数位所需要的信息，一列四个系数位同时扫描检测根据JPEG2000标准算法确定各自被编码的编码通道，跳过不需要进行编码的系数位，使得浪费在扫描过程中的时钟周期大为减少，很好的改善了编码速度。

所述零编码组合电路包括：

一个零编码的判决生成器，它根据当前系数位data得到零编码的判决D；

第一加法器，它的输入端接收水平邻域重要性状态值h0和h1，输出端与小波系数的LL、LH、HL子带上下文产生规则的两组与逻辑电路连接；

第二加法器，它的输入端接收垂直邻域重要性状态v0和v1，输出端与小波系数的LL、LH、HL子带上下文产生规则的两组与逻辑电路连接；

第三加法器，它的输入端接收对角邻域重要性状态值d0、d1、d2和d3，输出端分别与小波系数的LL、LH、HL子带上下文产生规则的两组与逻辑电路以及小波系数的HH子带上下文产生规则的与逻辑电路连接；

第四加法器，它的输入端分别接收水平邻域重要性状态值h0和h1以及垂直邻域重要性状态v0和v1，输出端则与小波系数的HH子带上下文产生规则的与逻辑电路连接；

子带类型选择器，它的输入端接收两位的子带类型信号sub_band[1:0](其中sub_band＝00代表LL子带，sub_band＝01代表LH子带，sub_band＝10代表HL子带，sub_band＝11代表HH子带)，根据接收信号产生使能信号启动相应子带的上下文产生规则电路。

上下文产生规则的与逻辑电路最终产生上下文CX；

小波系数的LL、LH、HL子带上下文产生规则的两组与逻辑电路和小波系数的HH子带上下文产生规则的与逻辑电路还同时接收子带类型选择器输出的选择信号作为电路的使能信号。

所述符号编码组合电路包括：

一个被编码比特水平邻域的H贡献生成规则器，它的输入端接收水平邻域重要性状态值h0和h1以及水平邻域系数的符号信息sh0和sh1，输出同时与上下文产生规则器和异或位产生规则器连接；

一个被编码比特垂直邻域的V贡献生成规则器，它的输入端接收垂直邻域重要性状态值v0和v1以及垂直邻域系数的符号信息sv0和sv1，输出同时与上下文产生规则器和异或位产生规则器连接；

上下文产生规则器输出上下文CX；

异或位产生规则器输出异或位信息。

符号编码的判决生成用一个二输入的多路选择器实现。异或位信息作为多路选择器的控制信号，当前系数的符号位sign_data及其取反后的值作为多路选择器的输入端。多路选择器的输出端是判决D。异或位为0时，多路选择器的输出端D为sign_data的值，异或位为1时，多路选择器的输出端D为sign_data取反后的值。

所述细化编码组合电路包括：

一个或门，它的输入端分别与水平邻域重要性状态值h0和h1、垂直邻域重要性状态值v0和v1、对角邻域重要性状态值d0、d1、d2和d3连接；输出端与两个与门连接；两个与门还与是否第一次幅度细化编码first_mrc连接，两个与门分别输出上下文信号。

一个幅度细化编码的判决生成器，它根据当前系数位data得到幅度细化编码的判决D。

本发明的有益效果是：在基于列处理的系数跳跃式VLSI系统架构设计中，每次并行扫描检测一列四个系数位，确定在该编码通道需要被编码的系数位的位置，然后在编码过程中跳过那些不需要被编码的系数位，这样不仅使得浪费在扫描过程中的时钟周期大为减少，而且一些重要性状态信息、符号信息以及系数位比特值信息可以复用，从而减少了对存储器的访问。

附图说明

图1为位平面编码基本算法图；

图2为位平面编码器VLSI架构；

图3为零编码上下文产生规则图；

图4为零编码组合电路图；

图5为符号编码组合电路图；

图6为幅度细化编码组合电路图；

图7为幅度信息存储器、已编码状态变量存储器、幅度细化状态变量存储器存储模式图；

图8为符号存储器与重要性状态存储器存储模式图。

其中，1.重要性状态存储器，2.符号存储器，3.幅度存储器，4.已访问状态存储器，5.已细化状态存储器，6.寄存器组，7.寄存器控制器，8.通道归属判决器，9.总控制器，10.重要性传播通道编码器，11.幅度细化通道编码器，12.清除通道编码器，13.零编码电路，14.符号编码电路，15.幅度细化编码电路。

具体实施方式

实施例

下面结合附图与实施例对本发明做进一步说明。

首先结合图1对本实施例的算法进行简单描述。位平面编码的思想就是将最重要的信息先进行编码，也就是权值较大的幅度信息先编码，这样配合后续的码流组织，即可使最终的码流获得渐进传输的特性。经过小波变换和量化，片分量矩阵变成整数系数的一个个子带矩阵。每个子带又要划分为大小相同(除了边界上的码块)的矩形码块。每个码块又可以分解成位平面，即一个个的比特层。编码从码块的最高有效位平面逐个平面编码直到最低位平面。位平面编码器对每个编码块进行独立的编码操作，为了得到多个截断点，对于编码块的每一个位平面，进行三种扫描，分为三个编码通道，如图1所示。对于第一个位平面只进行清除通道的编码，后续的位平面按照重要性传播通道、幅度细化通道和清除通道的顺序依次编码。位平面上每个比特位只能在其中的一个编码通道中编码，比特位属于哪一个编码通道取决于编码时所在系数及相邻系数的重要性状态。在每个编码通道中，都要对整个位平面按照上述的扫描方式扫描，判断当前位是否属于当前的编码通道，只有那些满足当前编码通道编码条件的比特位才被编码，并产生一个上下文CX和数据位D，输出给算术编码器，而其余不满足条件的比特位则跳过。

位平面编码器的VLSI系统架构如图2所示，它包括总控制器9、通道归属判决器8、寄存器控制器7、寄存器组6、各通道编码模块以及编码原语的组合电路实现方式；整个位平面编码器的操作由寄存器控制器7和总控制器9控制；寄存器控制器7负责控制寄存器组6与各存储器间的通信，并产生各存储器读写的地址和移位操作指令；总控制器9根据通道归属判决器8的探测结果选择需要被编码的系数位，并控制编码原语组合电路编码生成系数位的上下文判决对；当寄存器组6中的相关信息已经准备好，寄存器控制器7送一个准备好信号给总控制器，当一列被编码完后，总控制器9送一个列处理完信号给寄存器控制器7，寄存器控制器7控制寄存器组6移位及读入新的数据；寄存器控制器7中还有计数器记录已编码列数，当一个通道编码完成，寄存器控制器7给总控制器9发送一个通道结束信号，告诉总控制器开始下一个通道的编码。存储器组包括重要性状态存储器1、符号存储器2、幅度存储器3、已访问状态存储器4和已细化状态存储器5，它们均与寄存器组6连接，同时符号存储器2和幅度存储器3还接收离散小波变换DWT数据。

位平面编码的三个编码通道模块采用状态机实现方式。三组编码通道模块分别为重要性传播通道编码器10、幅度细化通道编码器11和清除通道编码器12，在每个编码通道模块中，都要扫描判断当前位是否属于当前的编码通道，只有满足当前编码通道编码条件的比特位才被编码，并产生一个上下文CX和数据位D，输出给算术编码器，而其余不满足条件的比特位则跳过。以重要性传播通道模块为例说明三个通道的状态机设计思路。重要性传播通道状态机分为九个状态，各状态及所实现的功能如下：

1)Idle状态：空闲状态，系统复位时进入该状态。

2)Z0状态：当stripe列的第一位本身不重要但8个邻域系数至少有一个重要，进行零编码，并将访问状态位置1；若该位幅值为1，转到S0态，否则进入Z1态。

3)S0状态：对stripe列第一位进行符号编码，并将重要性状态位置1；转入Z1态。

4)Z1状态：当stripe列的第二位本身不重要但8个邻域系数至少有一个重要，进行零编码，并将访问状态位置1；若该位幅值为1，转到S1态，否则进入Z2态。

5)S1状态：对stripe列第二位进行符号编码，并将重要性状态位置1；转入Z2态

6)Z2状态：当stripe列的第三位本身不重要但8个邻域系数至少有一个重要，进行零编码，并将访问状态位置1；若该位幅值为1，转到S2态，否则进入Z3态。

7)S2状态：对stripe列第三位进行符号编码，并将重要性状态位置1；转入Z3态。

8)Z3状态：当stripe列的第四位本身不重要但8个邻域系数至少有一个重要，进行零编码，并将访问状态位置1；若该位幅值为1，转到S3态，否则输出列编码完成信息，进入空闲态。

9)S3状态：对stripe列第四位进行符号编码，并将重要性状态位置1；输出列编码完成信息，进入空闲态。

JPEG2000标准中，位平面编码原语包括零编码(Zero Coding，zC)、符号编码(Sign Coding，SC)、幅度细化编码(Magnitude Refinement Coding，MRC)，游程编码(Run Length Coding，RLC)四种编码操作，产生算术编码器所需的上下文判决对。

通过三个编码通道模块的状态机控制单元对编码原语电路的协调组织，来实现最终的位平面编码结果。在实施例中，零编码、符号编码以及幅度细化编码全部采用组合电路来实现。下面结合图3说明零编码电路结构的设计。图3中，ΣH为被编码比特水平邻域重要性状态值的和，ΣV为被编码比特垂直邻域重要性状态值的和，ΣD为被编码比特对角邻域重要性状态值的和；由零编码上下文产生规则可知，电路结构分为两级，首先根据被编码比特周围8个相邻系数的重要性状态值计算出水平邻域重要性状态值的和(ΣH)、垂直邻域重要性状态值的和(ΣV)以及对角邻域重要性状态值的和(ΣD)，并列出规则表中可能出现的和值结果。然后根据这些和值结果求出相应的上下文，零编码的判决D为被编码比特位的值。零编码电路结构如图4所示。

所述零编码组合电路包括：

一个零编码的判决生成器，它根据当前系数位data得到零编码的判决D；

第一加法器，它的输入端接收水平邻域重要性状态值h0和h1，输出端与小波系数的LL、LH、HL子带上下文产生规则的两组与逻辑电路连接；

第二加法器，它的输入端接收垂直邻域重要性状态v0和v1，输出端与小波系数的LL、LH、HL子带上下文产生规则的两组与逻辑电路连接；

第三加法器，它的输入端接收对角邻域重要性状态值d0、d1、d2和d3，输出端分别与小波系数的LL、LH、HL子带上下文产生规则的两组与逻辑电路以及小波系数的HH子带上下文产生规则的与逻辑电路连接；

第四加法器，它的输入端分别接收水平邻域重要性状态值h0和h1以及垂直邻域重要性状态v0和v1，输出端则与小波系数的HH子带上下文产生规则的与逻辑电路连接；

子带类型选择器，它的输入端接收两位的子带类型信号sub_band[1:0](其中sub_band＝00代表LL子带，sub_band＝01代表LH子带，sub_band＝10代表HL子带，sub_band＝11代表HH子带)，根据接收信号产生使能信号启动相应子带的上下文产生规则电路。

上下文产生规则的与逻辑电路最终产生上下文CX；

小波系数的LL、LH、HL子带上下文产生规则的两组与逻辑电路和小波系数的HH子带上下文产生规则的与逻辑电路还同时接收子带类型选择器输出的选择信号作为电路的使能信号。

一个被编码比特水平邻域的H贡献生成规则器，它的输入端接收水平邻域重要性状态值h0和h1以及水平邻域系数的符号信息sh0和sh1，输出同时与上下文产生规则器和异或位产生规则器连接；

一个被编码比特垂直邻域的V贡献生成规则器，它的输入端接收垂直邻域重要性状态值v0和v1以及垂直邻域系数的符号信息sv0和sv1，输出同时与上下文产生规则器和异或位产生规则器连接；

上下文产生规则器输出上下文CX；

异或位产生规则器输出异或位信息。

符号编码的判决生成用一个二输入的多路选择器实现。异或位信息作为多路选择器的控制信号，当前系数的符号位sign_data及其取反后的值作为多路选择器的输入端。多路选择器的输出端是判决D。异或位为0时，多路选择器的输出端D为sign_data的值，异或位为1时，多路选择器的输出端D为sign_data取反后的值。

图4中，data为当前系数位，h0、h1为水平邻域重要性状态值，v0、v1为垂直邻域重要性状态，d0、d1、d2、d3为对角邻域重要性状态值，hc2代表h0+h1＝2，hc1代表h0+h1＝1，hc0代表h0+h1＝0，hc1代表h0+h1≥1，vc2代表v0+v1＝2，vc1代表v0+v1＝1，vc0代表v0+v1＝0，vc11代表v0+v1≥1，dc22代表d0+d1+d2+d3≥2，dc11代表d0+d1+d2+d3≥1，dc0代表d0+d1+d2+d3＝0，dc1代表d0+d1+d2+d3＝1，dc2代表d0+d1+d2+d3＝2，dc33代表d0+d1+d2+d3≥3，hvc22代表h0+h1+v0+v1≥2，hvc11代表h0+h1+v0+v1≥1，hvc1代表h0+h1+v0+v1＝1，hvc0代表h0+h1+v0+v1＝0，LL、LH、HL和HH代表小波系数所属的四个子带类型。同理设计出的符号编码电路结构如图5所示，

所述符号编码组合电路包括：

一个被编码比特水平邻域的H贡献生成规则器，它的输入端接收水平邻域重要性状态值h0和h1以及水平邻域系数的符号信息sh0和sh1，输出同时与上下文产生规则器和异或位产生规则器连接；

一个被编码比特垂直邻域的V贡献生成规则器，它的输入端接收垂直邻域重要性状态值v0和v1以及垂直邻域系数的符号信息sv0和sv1，输出同时与上下文产生规则器和异或位产生规则器连接；

上下文产生规则器输出上下文CX；

异或位产生规则器输出异或位信息。

符号编码的判决生成用一个二输入的多路选择器实现。异或位信息作为多路选择器的控制信号，当前系数的符号位sign_data及其取反后的值作为多路选择器的输入端。多路选择器的输出端是判决D。异或位为0时，多路选择器的输出端D为sign_data的值，异或位为1时，多路选择器的输出端D为sign_data取反后的值。

其中h0、h1为水平邻域重要性状态值，v0、v1为垂直邻域重要性状态，sh0、sh1、sv0、sv1为对应邻域系数的符号，sign_data为当前系数位的符号，hc1代表水平邻域两数据都为重要且符号都为正或者只有一个是重要的且符号为正，hc0代表水平邻域两数据都不重要或者都为重要但是符号相反，hcn1代表水平邻域两数据都为重要且符号都为负或者只有一个是重要的且符号为负，vc1代表垂直邻域两数据都为重要且符号都为正或者只有一个是重要的且符号为正，vc0代表垂直邻域两数据都不重要或者都为重要但是符号相反，vcn1代表垂直邻域两数据都为重要且符号都为负或者只有一个是重要的且符号为负，XOR0代表符号编码异或位为0，XOR1代表符号编码异或位为1；。幅度细化编码电路结构如图6所示，

所述幅度细化编码组合电路包括：

一个或门，它的输入端分别与水平邻域重要性状态值h0和h1、垂直邻域重要性状态值v0和v1、对角邻域重要性状态值d0、d1、d2和d3连接；输出端与两个与门连接；两个与门还与是否第一次幅度细化编码first_mrc连接，两个与门分别输出上下文信号。

一个幅度细化编码的判决生成器，它根据当前系数位data得到幅度细化编码的判决D。

其中，data、h0、h1、v0、v1、d0、d1、d2、d3含义与图4中相同，hvdc0代表h0+h1+v0+v1+d0+d1+d2+d3＝0，hvdc11代表h0+h1+v0+v1+d0+d1+d2+d3≥0，first_mrc为是否第一次幅度细化编码。

由于游程编码逻辑相对简单，本发明不使用不使用单独的组合电路，直接在清除通道模块中控制实现，其控制过程为：当条带中一列四个数据的所有相邻系数都为“不重要”时，进行游程编码。游程编码有两种CX值(run-length＝17和uniform＝18)。如果一列中连续四个比特也为“不重要”，则输出上下文CX＝17和判断D＝0；如果一列中四个比特位至少有一个为重要，则先输出CX＝17和判断D＝1，接着输出关于第一个重要性比特所在位置的上下文信息(CX＝18，D＝x)和(CX＝18，D＝y)。其中x和y表示第一个重要性数据的位置信息(00～11)。紧接着，编码第一个重要性数据的符号位。对于当前列中该数值非零的系数以后的系数，按照重要性传播通道的编码方式，依次进行零编码和符号编码。清除通道编码器用状态机方式实现。清除通道状态机分为十二个状态，各状态及所实现的功能如下：

1)Idle状态：空闲状态，系统复位时进入该状态。当条带(stripe)中一列四个系数的所有相邻系数都为“不重要”时，且一列四个系数都是非重要的并且没被编码过，转到RLCO状态进行游程编码；否则，当stripe列的第一个系数非重要且没被编码过，转到Z0状态进行零编码；否则，当stripe列的第二个系数非重要且没被编码过，转到Z1状态进行零编码；否则，当stripe列的第三个系数非重要且没被编码过，转到Z2状态进行零编码；否则，当stripe列的第四个系数非重要且没被编码过，转到Z3状态进行零编码；否则，不进行编码，输出列编码完成信息，进入空闲态。

2)RLCO状态：如果stripe列四个系数都是0，则编码为一个上下文判决对(CX＝17，D＝0)，输出列编码完成信息，进入空闲态；否则，输出一个上下文判决对(CX＝17，D＝1)，然后转到RLC1状态。

3)RLC1状态：输出CX＝18，D＝x(x为第一个不为0的系数所在的位置信息：若是stripe列的第一位或第二位，则x＝0；若是stripe列的第三位或第四位，则x＝1)，转到RLC2状态。

4)RLC2状态：输出CX＝18。若第一个不为0的系数是stripe列的第一位，则输出y＝0，转到S0状态；若第一个不为0的系数是stripe列的第二位，则输出y＝1，转到S1状态；若第一个不为0的系数是stripe列的第三位，则输出y＝0，转到S2状态；若第一个不为0的系数是stripe列的第四位，则输出y＝1，转到S3状态。

5)Z0状态：当stripe列的第一位本身不重要但8个邻域系数至少有一个重要，进行零编码，并将访问状态位置1；若该位幅值为1，转到S0态，否则进入Z1态。

6)S0状态：对stripe列第一位进行符号编码，并将重要性状态位置1；转入Z1态。

7)Z1状态：当stripe列的第二位本身不重要但8个邻域系数至少有一个重要，进行零编码，并将访问状态位置1；若该位幅值为1，转到S1态，否则进入Z2态。

8)S1状态：对stripe列第二位进行符号编码，并将重要性状态位置1；转入Z2态

9)Z2状态：当stripe列的第三位本身不重要但8个邻域系数至少有一个重要，进行零编码，并将访问状态位置1；若该位幅值为1，转到S2态，否则进入Z3态。

10)S2状态：对stripe列第三位进行符号编码，并将重要性状态位置1；转入Z3态。

11)Z3状态：当stripe列的第四位本身不重要但8个邻域系数至少有一个重要，进行零编码，并将访问状态位置1；若该位幅值为1，转到S3态，否则输出列编码完成信息，进入空闲态。

12)S3状态：对stripe列第四位进行符号编码，并将重要性状态位置1；输出列编码完成信息，进入空闲态。

Z0，Z1，Z2，Z3分别对应一列四个系数位进行零编码的状态，S0，S1，S2，S3分别对应一列四个系数位进行符号编码的状态，具体实现功能同上述重要性传播通道状态机的2)--9)部分。实施例用Verilog HDL语言对电路进行了程序设计.

在各存储器的设计中，考虑到每个位平面编码中，从上到下逐次编码每个条带。每个条带中，从左到右依次编码每列数据，因为每个条带包含位平面中连续四行比特数据，在每列中，从上到下依次编码四个比特数据。根据算法，编码每个比特需要用到相邻比特的信息；这样如果按照比特为单元组织位平面存储单元，那么编码一个比特需要多次读取存储单元。因此，本发明采用了基于列的存储单元。如图7所示，每个存储单元为4比特，存储条带的一列4个数据。整体按照从左到右依次存储一个条带的所有列数据。这样，幅度信息存储器、已编码状态变量存储器、幅度细化状态变量存储器按列扫描的顺序，一小列(4位)保存在一起。对于实施例中存储32×32码块，需要三个分别有256个存储单元、数据线为4位、地址线为8位的片内RAM，容量都为256×4位。符号存储器和重要性状态存储器存储模式如图8所示，符号存储器用来存储被编码码块上系数的符号。为了能在一个周期内从存储器中读入一列所需的6个系数的符号，符号存储器由三个小存储器(A，B，C)组成，用来以条带(stripe)为单位交错存储条带内系数的符号。对于一个32×32的码块来说，按照交错存储的方案，其显著和符号信息在首行和末行各添加一行全零数据后成为34×32的阵列，然后将每两行作为一个单位，以ABCBABCB...CBA的方式分别存入A、B和C三块缓存。重要性状态存储器存储模式与符号存储器一样。