基于0.35um SiGe工艺的高速低功耗乘法器IP核

摘要

基于改进的Booth编码方案，设计了一种16位高速低功耗并行乘法器。乘法器采用传输门逻辑和Wallace树型压缩结构，采取全定制方式设计。它支持16×16有符号数乘法，在3.3V，0.35μmSiGe工艺下，用nanosim工具做版图后仿真，最长路径延时小于4ns，比Design ware库下的对应的乘法器快18％，平均功耗(100 MHz)为5.57mW，芯片核心面积仅为0.25mm2。