Avalon总线

摘要： 为了解决通信系统中多个分机一体化的监控问题,设计和开发了基于NiosⅡ和FPGA的通用型软、硬件监控平台.该平台是以Altera公司研发生产的EP3C80系列FPGA芯片和发行的NiosⅡIDE编译软件进行开发设计的多接口、多协议通用型监控平台.通过开发软件在FPGA硬件上建立嵌入式NiosⅡ软核处理器,根据需要添加基于AVALON总线的用户外设,构建网口/串口/IIC/SPI等接口,对设备内部多种硬件模块进行控制,使其能够按照正确的指令执行相应的操作,实现对应的各项功能.

摘要： With the development of electronic and communication technology, the digital audio processing technologies such as digital audio broadcasting and multimedia communication have been widely used in society and increasingly profound impact on people's lives. Currently, most tuners on the market use the principle of vibration, and some high-end tuners will use the sound principle and vibration principle to coordinate the tuning. The instruments on the market are small and portable, but they need to be improved in accuracy, and there are fewer existing tuners. In order to improve the recognition accuracy and make recognition device miniaturized, based on the Avalon bus technology in FPGA and the fast Fourier transform, we design and implement a real-time and efficient audio spectrum analysis system. This system can complete real-time identification and analysis for a variety of music signal, overcoming the limitation of the traditional tuner, tuning the many kinds of musical instruments, which can greatly improve the intonation of the instrument and overcome the limit of a tuner only adjusting a musical instrument, with improvement of the efficiency of the tuner.%伴随电子与通信技术的发展,数字音频广播、多媒体通信等这些数字音频处理技术在社会上得到了广泛的应用,同时对人们生活的影响日益深远.目前市面上的多数调音器都是使用振动原理的,一些高端的调音器会同时使用声音原理和振动原理配合调音.市面上的乐器声音识别调音器虽然小巧便携,但是在准确性上有待提高,而且现有的调音器的种类比较少.为了提高识别准确率,使识别设备微型化,基于FPGA中的Avalon总线技术和快速傅里叶变换算法,设计实现了一种实时高效的音频频谱分析系统.该系统实时完成了各种音乐信号的识别与分析,克服了传统调音器的限制,可以对多种乐器进行调音,大大提高了乐器的音准,克服了一种调音器只能调节一种乐器的限制,并且提高了调音器的使用率.

摘要： 使用FPGA开发工具Qsys自定制组件的方法,设计了一种具有Avalon总线接口的快速傅立叶变换IP核,能够方便地挂接到NiosII软核处理器上,从而协助CPU实现快速傅里叶变换的功能.该IP核能够灵活的配置成8位、10位、12位或14位等位宽,也可以配置成能对2n(n=6,7,8,…)个采样点进行傅立叶正变换或反变换.同时本文还给出了该IP核的一个应用范例,即在FPGA开发板上构建了一款音频信号分析仪的SOPC系统.实验结果表明,该IP核能够圆满的完成频谱分析和失真度分析的任务.该IP核具有使用方便、配置灵活、精度高等优点.

摘要： 为了解决基于SoC技术的卫星导航接收机系统中HPS与FPGA内部其他基带处理单元数据通信问题,利用Qsys的组件定制工具,依据自定义的接口通信时序和Avalon总线规范,设计特定需求的通信接口组件,定制了HPS到FPGA数据通信传输接口组件,实现了HPS与FPGA内卫星导航基带信号处理单元的快速通信.测试结果表明,该组件能降低接口间通信的复杂度,同时保证了通信的高效.

摘要： In order to achieve the cross-clock domain data exchange between devices with LBE bus and Avalon bus,the interface IP soft core connected between the two buses is designed.The Verilog hardware is used to describe the hierarchical design method of language. The interface IP core module is designed,which including command FIFO module,state FIFO module,LBE interface module and Avalon interface module.In the FPGA hardware platform,two-way data transmission experiment between two buses is carried out.The results show that the interface system with two FIFOs between LBE bus and Avalon bus can exchange data steadily and reliably.%为了实现 LBE总线与 Avalon总线设备之间跨时钟域数据交换,设计了桥接在两种总线间的接口 IP 软核.利用Verilog硬件描述语言的层次化设计方法,设计了接口IP核的底层模块,其中包括命令FIFO模块、状态FIFO模块、LBE总线端接口模块和 Avalon总线端接口模块.在FPGA硬件平台上,进行两种总线间的双向数据传输实验.结果表明,采用双FIFO的 LBE总线与 Avalon总线接口系统满足设计要求,能够实现数据的稳定可靠交换.

摘要： 四极杆质谱仪与快速气相色谱仪的联用极大地提高了仪器的快速定性和定量能力.但是,与快速气相色谱仪联用的四极杆质谱仪必须具备快速质量扫描能力和很高的工作占空比,这对质谱数据传输系统提出了很高的要求.为减少两次质谱扫描之间等待数据传输的死时间,提高四极质谱仪的工作占空比,本文提出一种基于FPGA内部高速缓存的质谱数据传输系统,实现外部SDRAM和以太网口之间的数据实时传输.在FPGA中设立了2个容量为1M的高速缓存,高速A/D采集得到的质谱数据首先被存储在内部RAM中,然后通过时序调度将数据分块传输至高速缓存SDRAM中,进一步轮流访问高速缓存并将数据通过以太网口传输至上位机.本文中的主控制器FPGA选用Altera公司的EP4CE30F23C7,外部SDRAM则采用ISSI公司的IS42S16160G,基于Altera SOPC Builder设计了SDRAM和RAM控制、Avalon总线控制器和主从设备控制端口.仿真及实验结果表明,本控制系统将四极杆质谱的数据传输死时间由以前的100ms缩短到10ms,四极杆质谱仪的工作占空比由50％提升至90％以上,同时大幅提升了四极杆质谱的扫描速率.

摘要： 芯片逻辑功能测试成本随芯片复杂度成倍增加.为了提高测试的速度和准确度,使用一套自动化程度高的测试系统是芯片测试行业的趋势.本文针对一款MEMS加速度传感器数字芯片的测试工作开发了一款半自动化测试系统.该系统由PC端上位机软件和SOPC系统搭建的下位机两部分组成,在SOPC系统中设计了基于Avalon总线接口的ⅡC主机总线控制器IP核和数据采集IP核.该系统可以自动生成内部数字逻辑的测试向量和数字接口的测试向量,可实现自动的比对分析.实际测试结果表明,该系统能够高效的完成该款芯片的测试工作.

摘要： 为了实现阵列天线波束高效控制和系统小型化,多轴微型直流伺服系统达到高速、并行控制,本文根据NiosⅡ处理器的Avalon总线规范,利用Verilog硬件描述语言,设计了一种基于现场可编程逻辑门阵列(FPGA)的微型直流电机控制器IP 核.该控制器采用了有限状态机的方法,分多模块实现硬件控制功能.针对微型直流电机特性,采用了PID算法、分段控制及启停监测等控制策略.最后利用软件QuartusⅡ及DE0开发板进行了仿真和实验验证,实验表明,该控制器具有响应速度快、定位精度高、可靠性高、体积小等特点,可以可靠地对各路微型直流电机进行独立控制,且控制性能良好,能够实现天线单元快速、准确的相位控制.

摘要： 为了实现阵列天线波束高效控制和系统小型化,多轴微型直流伺服系统达到高速、并行控制,本文根据NiosⅡ处理器的Avalon总线规范,利用Verilog硬件描述语言,设计了一种基于现场可编程逻辑门阵列(FPGA)的微型直流电机控制器IP 核.该控制器采用了有限状态机的方法,分多模块实现硬件控制功能.针对微型直流电机特性,采用了PID算法、分段控制及启停监测等控制策略.最后利用软件QuartusⅡ及DE0开发板进行了仿真和实验验证,实验表明,该控制器具有响应速度快、定位精度高、可靠性高、体积小等特点,可以可靠地对各路微型直流电机进行独立控制,且控制性能良好,能够实现天线单元快速、准确的相位控制.

摘要： 为了实现阵列天线波束高效控制和系统小型化,多轴微型直流伺服系统达到高速、并行控制,本文根据NiosⅡ处理器的Avalon总线规范,利用Verilog硬件描述语言,设计了一种基于现场可编程逻辑门阵列(FPGA)的微型直流电机控制器IP 核.该控制器采用了有限状态机的方法,分多模块实现硬件控制功能.针对微型直流电机特性,采用了PID算法、分段控制及启停监测等控制策略.最后利用软件QuartusⅡ及DE0开发板进行了仿真和实验验证,实验表明,该控制器具有响应速度快、定位精度高、可靠性高、体积小等特点,可以可靠地对各路微型直流电机进行独立控制,且控制性能良好,能够实现天线单元快速、准确的相位控制.

摘要： 为了实现阵列天线波束高效控制和系统小型化,多轴微型直流伺服系统达到高速、并行控制,本文根据NiosⅡ处理器的Avalon总线规范,利用Verilog硬件描述语言,设计了一种基于现场可编程逻辑门阵列(FPGA)的微型直流电机控制器IP 核.该控制器采用了有限状态机的方法,分多模块实现硬件控制功能.针对微型直流电机特性,采用了PID算法、分段控制及启停监测等控制策略.最后利用软件QuartusⅡ及DE0开发板进行了仿真和实验验证,实验表明,该控制器具有响应速度快、定位精度高、可靠性高、体积小等特点,可以可靠地对各路微型直流电机进行独立控制,且控制性能良好,能够实现天线单元快速、准确的相位控制.

摘要： 为了实现阵列天线波束高效控制和系统小型化,多轴微型直流伺服系统达到高速、并行控制,本文根据NiosⅡ处理器的Avalon总线规范,利用Verilog硬件描述语言,设计了一种基于现场可编程逻辑门阵列(FPGA)的微型直流电机控制器IP 核.该控制器采用了有限状态机的方法,分多模块实现硬件控制功能.针对微型直流电机特性,采用了PID算法、分段控制及启停监测等控制策略.最后利用软件QuartusⅡ及DE0开发板进行了仿真和实验验证,实验表明,该控制器具有响应速度快、定位精度高、可靠性高、体积小等特点,可以可靠地对各路微型直流电机进行独立控制,且控制性能良好,能够实现天线单元快速、准确的相位控制.

摘要： 为了实现阵列天线波束高效控制和系统小型化,多轴微型直流伺服系统达到高速、并行控制,本文根据NiosⅡ处理器的Avalon总线规范,利用Verilog硬件描述语言,设计了一种基于现场可编程逻辑门阵列(FPGA)的微型直流电机控制器IP 核.该控制器采用了有限状态机的方法,分多模块实现硬件控制功能.针对微型直流电机特性,采用了PID算法、分段控制及启停监测等控制策略.最后利用软件QuartusⅡ及DE0开发板进行了仿真和实验验证,实验表明,该控制器具有响应速度快、定位精度高、可靠性高、体积小等特点,可以可靠地对各路微型直流电机进行独立控制,且控制性能良好,能够实现天线单元快速、准确的相位控制.

摘要： 介绍基于Avalon总线的可配置LCD控制器IP核的设计。按照系统所使用的LCD的参数不同通过NiosⅡ配置和启动LCD控制器.存储在SDRAM的图像数据通过专用的DMA通道传送到LCD控制器,然后经LCD控制器送LCD显示.整个系统在Altera公司的DE2上实现与验证。实验表明本控制器IP在Altera公司的SOPC系统下工作良好,可以挂接不同型号的LCD.

摘要： 介绍基于Avalon总线的可配置LCD控制器IP核的设计。按照系统所使用的LCD的参数不同通过NiosⅡ配置和启动LCD控制器.存储在SDRAM的图像数据通过专用的DMA通道传送到LCD控制器,然后经LCD控制器送LCD显示.整个系统在Altera公司的DE2上实现与验证。实验表明本控制器IP在Altera公司的SOPC系统下工作良好,可以挂接不同型号的LCD.

摘要： 介绍基于Avalon总线的可配置LCD控制器IP核的设计。按照系统所使用的LCD的参数不同通过NiosⅡ配置和启动LCD控制器.存储在SDRAM的图像数据通过专用的DMA通道传送到LCD控制器,然后经LCD控制器送LCD显示.整个系统在Altera公司的DE2上实现与验证。实验表明本控制器IP在Altera公司的SOPC系统下工作良好,可以挂接不同型号的LCD.

摘要： 本文设计了一种基于AVALON总线协议的视频采集软IP核;该IP核对输入的CCIR-656数据流解码,进行预处理,并通过AVALON接口输出RGB视频流。IP核包含有AVALON写主端口,可以自主传输数据,并可以通过AVALON从端口灵活配置参数。仿真和实验结果表明,该IP核占用逻辑资源少,速度快,可控性强,可用于实时图像采集和处理等场合。

摘要： 本申请公开了一种Avalon总线转Axi4总线的方法，包括：当Avalon总线为Avalon_st总线时，接收Avalon_st总线数据，并对接收到的Avalon_st总线数据进行逻辑处理后输出相应的Axi4_st总线数据；当Avalon总线为Avalon_mm总线时，接收Avalon_mm总线各通道传输的信号并将信号组帧后存入异步FIFO，且当Axi4总线对应的设备准备就绪时，从异步FIFO中读取信号，并依据Axi4总线的时序关系将信号输出至Axi4总线的相应通道。该方法能够无延时、跨时钟域的实现Avalon总线转Axi4总线，在跨平台通用设计或代码移植方案中实现快速设计和匹配接口的工作。

摘要： 本发明涉及一种用于Avalon总线向Crossbar总线的通讯转换桥设备及其通讯转换方法，包括有设备本体，其特点是：设备本体内设置有信号状态机装置与时钟信号通讯线，时钟信号通讯线分别连接信号状态机装置的时钟端口、FIFO写数据装置的时钟端口、FIFO地址装置的时钟端口、FIFO控制装置的时钟端口和FIFO读数据装置的时钟端口。由此，可实现Avalon总线与Crossbar总线间无差别连接，可以使数据分别满足两边总线各自的时序规范，进行正确的不同总线间的数据传输。

摘要： 本发明涉及一种Crossbar总线向Avalon总线的通讯转换设备及其转换方法，包括有设备本体，其特点是：设备本体内设置有信号状态机装置与时钟信号通讯线，时钟信号通讯线分别连接信号状态机装置的时钟f1端口、FIFO写数据装置的时钟端口、FIFO地址装置的时钟端口、FIFO控制装置的时钟端口和FIFO读数据装置的时钟端口，在的时钟信号通讯线上连接有从设备总线。由此，能够实现Crossbar总线与Avalon总线间无差别连接，使数据分别满足两边总线各自的时序规范，进行正确的不同总线间的数据传输。

摘要： 本发明公开了一种基于Avalon总线的接口转换桥，接口转换桥包括：对外接口模块以及数据存储器；其中，对外接口模块中包含指定接入端以及指定输出端；指定接入端外接外部功能部件中的发起接口控制器，内接数据存储器，用于将接收的数据依次写入数据存储器中；指定输出端外接外部功能部件中的接收接口控制器，内接数据存储器，用于从数据存储器中读取数据，并将读取的数据发送至接收接口控制器。该接口转换桥可以灵活实现Avalon‑MM与ST接口的互相转换，可扩展性强。本发明还公开了一种Avalon总线接口转换方法及Avalon总线接口转换系统，具有上述有益效果。

摘要： 本申请公开了一种Avalon总线转Axi4总线的方法，包括：当Avalon总线为Avalon_st总线时，接收Avalon_st总线数据，并对接收到的Avalon_st总线数据进行逻辑处理后输出相应的Axi4_st总线数据；当Avalon总线为Avalon_mm总线时，接收Avalon_mm总线各通道传输的信号并将信号组帧后存入异步FIFO，且当Axi4总线对应的设备准备就绪时，从异步FIFO中读取信号，并依据Axi4总线的时序关系将信号输出至Axi4总线的相应通道。该方法能够无延时、跨时钟域的实现Avalon总线转Axi4总线，在跨平台通用设计或代码移植方案中实现快速设计和匹配接口的工作。

摘要： 本发明涉及一种用于Avalon总线向Crossbar总线的通讯转换桥设备及其通讯转换方法，包括有设备本体，其特点是：设备本体内设置有信号状态机装置与时钟信号通讯线，时钟信号通讯线分别连接信号状态机装置的时钟端口、FIFO写数据装置的时钟端口、FIFO地址装置的时钟端口、FIFO控制装置的时钟端口和FIFO读数据装置的时钟端口。由此，可实现Avalon总线与Crossbar总线间无差别连接，可以使数据分别满足两边总线各自的时序规范，进行正确的不同总线间的数据传输。

摘要： 本发明涉及一种Crossbar总线向Avalon总线的通讯转换设备及其转换方法，包括有设备本体，其特点是：设备本体内设置有信号状态机装置与时钟信号通讯线，时钟信号通讯线分别连接信号状态机装置的时钟f1端口、FIFO写数据装置的时钟端口、FIFO地址装置的时钟端口、FIFO控制装置的时钟端口和FIFO读数据装置的时钟端口，在的时钟信号通讯线上连接有从设备总线。由此，能够实现Crossbar总线与Avalon总线间无差别连接，使数据分别满足两边总线各自的时序规范，进行正确的不同总线间的数据传输。

摘要： 本发明涉及一种基于Avalon‑MM总线接口的多串口IP核，采用硬件描述语言Verilog设计而成，包括Avalon‑MM总线接口模块，用于实现ARM侧到FPGA侧的数据交换；8个串口，用于实现外部设备与存储单元的数据交互；3个全局寄存器以及8个寄存器模块，所述8个寄存器模块分别对应所述串行数据输入输出接口单元的8个串口；所述3个全局寄存器通过FPGA内部总线分别与8个寄存器模块通信连接。Avalon‑MM具有独立的写数据线、读数据线、地址线，具有读有效信号，资源占用少等优点，通过寻址方式实现了8个串口，8个串口共用一个中断，大大节约了中断资源。

摘要： 本发明公开一种axi4转avalon总线的方法、装置、终端及存储介质，包括axi4_st接口转avalon_st接口，将axi4_st接口的last接口、valid接口、ready接口的组合逻辑分别赋予avalon_st接口的eop接口、valid接口、ready接口；将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。本发明实现跨平台设计时，只规划axi4接口，在需要avalon总线时，调用该方法，直接将axi4总线转为avalon总线协议，减少接口调试工作，提高开发效率，更高效快速的验证功能代码在多平台的性能。

摘要： 本发明公开一种axi4转avalon总线的方法、装置、终端及存储介质，包括axi4_st接口转avalon_st接口，将axi4_st接口的last接口、valid接口、ready接口的组合逻辑分别赋予avalon_st接口的eop接口、valid接口、ready接口；将axi4_st接口的data接口高低位逻辑处理为avalon_st接口的data接口高低位逻辑后，以时序逻辑将axi4_st接口的data接口信号赋予avalon_st接口的data接口信号；将axi4_st接口的keep接口信号按预设规则转换后赋予avalon_st接口的empty接口；将axi4_st接口数据包中第一个valid信号作为avalon_st接口的sop信号。本发明实现跨平台设计时，只规划axi4接口，在需要avalon总线时，调用该方法，直接将axi4总线转为avalon总线协议，减少接口调试工作，提高开发效率，更高效快速的验证功能代码在多平台的性能。