势垒高度

摘要： 本工作基于连接二次曲面的形状描述+LSD(Lublin-Strasbourg drop)公式+折叠汤川势建立了宏观-微观模型。对^(234)U裂变,计算了具有5906250个格点的五维势能曲面,然后通过搜索势能曲面得到了对称裂变和非对称裂变两个裂变通道,给出了裂变势垒高度以及鞍点和断点等特殊位置的原子核形状。

摘要： ZnO压敏电阻是避雷器的核心部件,其性能的好坏直接影响着避雷器的电气性能。因此,该文致力于通过B_(2)O_(3)的掺杂以改善直流ZnO压敏电阻的非线性和高荷电率下的老化稳定性,并利用扫描电子显微镜(SEM)、X射线衍射(XRD)和电容-电压(C-V)等特性测试研究B_(2)O_(3)掺杂对直流ZnO压敏电阻的微观结构和电气特性的影响。然后,在115°C、0.95E;的条件下对直流ZnO压敏电阻进行1000h的直流加速老化试验,以验证其在高荷电率下的老化稳定性。试验结果表明,B_(2)O_(3)的掺杂提高了晶界层的势垒高度,改善了直流ZnO压敏电阻的非线性特性,并降低了其在高荷电率下的老化系数。

摘要： 提出了一种具有低导通压降同时具有低漏电流的碳化硅650V肖特基二极管结构,基于半导体仿真软件Silvaco,验证了其正反向的器件性能,并与目前国际最新的商业化产品进行对比。使用更低势垒高度的钼(Mo)金属作为肖特基势垒金属,显著降低器件的开启阈值电压,利用碳化硅等离子干法刻蚀技术形成深沟槽,在此基础上离子注入形成的深P+结,可以在反向阻断时较好的屏蔽肖特基金属表面的电场强度,从而降低器件的反向漏电流。双外延的引入则大大降低了P+结之间的沟道电阻,提升器件整体导通性能。

摘要： 笔者以微米级粉体为原料,采用两步烧结法制备氧化锌电阻片,系统地研究了各烧结条件下氧化锌电阻片的微观结构,致密化程度,基本电性能和介电性能,包括阻抗谱和介电损耗谱.结果表明,两步烧结能有效地减小晶粒尺寸,使晶粒分布均匀,增强致密化.在合适的两步烧结曲线下,其样品的电压梯度为402.26 V/mm,漏电流为0.98μA/cm2,非线性系数为60.88.两步烧结样品在低温下介电损耗的两个驰豫峰对应的活化能为0.22～0.24 eV和0.34～0.37 eV,传统烧结样品对应的活化能为0.24 eV和0.32 eV,二者均认为分别由电阻片内部的本征缺陷,锌间隙和氧空位引起的.

摘要： 提出了一种具有低导通压降同时具有低漏电流的碳化硅650V肖特基二极管结构,基于半导体仿真软件Silvaco,验证了其正反向的器件性能,并与目前国际最新的商业化产品进行对比.使用更低势垒高度的钼(Mo)金属作为肖特基势垒金属,显著降低器件的开启阈值电压,利用碳化硅等离子干法刻蚀技术形成深沟槽,在此基础上离子注入形成的深P+结,可以在反向阻断时较好的屏蔽肖特基金属表面的电场强度,从而降低器件的反向漏电流.双外延的引入则大大降低了P+结之间的沟道电阻,提升器件整体导通性能.

摘要： 势垒高度Φ和理想因子n是混合肖特基/PIN(MPS)二极管正向输运下的重要参数,而软度因子是MPS反向恢复能力的衡量指标之一。对6H-SiC基MPS二极管进行结构模拟仿真,验证了双势垒的存在,并研究了温度对正反向特性的影响。结果表明:正向偏压下,温度升高,势垒高度1下降,势垒高度2增大,n1和n2均随温度升高而下降。势垒1区域存在多重复合输运机制,势垒2区域主要以热电子发射输运为主。反向偏压下,反向恢复峰值电压、峰值电流均随温度的升高而增大,但软度因子逐渐趋近于1。

摘要： CdZnTe晶片是HgCdTe外延薄膜的理想衬底.为了优化CdZnTe衬底的电学接触性能,作者基于真空蒸发法和磁控溅射法分别在p型导电性CdZnTe晶片(111)B(富碲面)制备Au/Cd复合电极.通过接触粘附试验,研究了复合电极的制备方法对电极与衬底之间的粘附性;利用卢瑟福背散射光谱法(RBS)比较了不同沉积方法下样品的元素深度分布;采用电流-电压(I-V)测试比较了两种制备工艺对Au/Cd复合电极与CdZnTe衬底欧姆接触特性的影响,从而确定了最佳复合电极的制备工艺.

摘要： 采用分子动力学方法建立了基底支撑的多层石墨烯摩擦力模型，统计了不同层数石墨烯在法向载荷作用下的摩擦系数，确立了摩擦力随层数的变化关系；通过针尖吸附薄片所受的范德华力和石墨烯法向变形能与摩擦力的对应关系，得出了法向变形能和界面褶皱势是导致摩擦产生的直接原因，定量分析了界面势垒高度与法向刚度对摩擦力的贡献．结果表明：在不同载荷作用下，3层石墨烯的摩擦系数比1层的摩擦系数高36％、比2层的摩擦系数高40％，1～3层石墨烯的摩擦力均大于范德华力，且随着层数的增加摩擦力与范德华力差值增大；石墨烯层间以刚度串联方式连接，当法向载荷恒定时，3层石墨烯的法向变形能约为2层的1．5倍、1层的3倍，每层石墨烯的变形能对摩擦力的贡献相同，石墨烯摩擦力的产生是层间法向刚度与界面褶皱势刚度共同竞争作用的结果．%Based on molecular dynamics simulations,a supported multilayer graphene friction model was constructed.First,the statistics on the friction coefficient of graphene with different layers under normal loads was carried out,and the relationship between the friction and layer numbers was ob-tained.Then the contributions of van der Waals force of the tip and the elastic deformation on the top layer of the multilayer graphene substrate on the friction force were analyzed.Finally,it was demonstrated that the effects on normal deformation energy and surface compliance were directly re-lated to the observed friction force,and the contributions of surface energy barrier height and normal stiffness on the friction were quantitatively analyzed .The results indicate that under different loads the friction coefficient of 3 layers is 36%higher than that of 1 layer,and 40%higher than that of 2 layers;all friction forces are greater than van der Waals forces and the difference value between them becomes larger with the numbers of layers increasing;when the normal load is constant,the elastic energy of 3 layers is about 1 .5 times as much as that of 2 layers and threefold of that of 1 layer,that is,the elastic energy of each layer has equal contribution to the friction due to the stiffness between layers is in series,the friction of graphene is caused by the competition between the stiffnesses of normal deformation energy and surface compliance.

摘要： 采用固相法制备了Ca1-xGdxCu3Ti4O12(x=0～0.09)陶瓷系列样品,利用X射线衍射、Raman光谱和正电子湮没等技术手段,对系列样品的微观结构、缺陷浓度进行测试和表征.结果表明,在整个掺杂范围内体系未发生结构相变,掺杂引起体系晶格膨胀、分子极化率增加;随Gd掺杂量x的增加,空位型缺陷增加.电性能测试结果表明,适量Gd掺杂(x=0.01)有利于改善体系的压敏性能,而过量Gd掺杂(x=0.07-0).09)会阻碍晶界势垒的形成,因而抑制体系的压敏性能.讨论了体系微观结构、空位型缺陷浓度及晶界势垒高度等因素对体系压敏性能的影响特征.

摘要： 本文研究了Cr2O3掺杂对SnO2-Zn2SnO4系压敏陶瓷电学性质的影响。研究结果表明当Cr2O3的含量从0.03mol%增加到0.06mol%时,压敏电阻的压敏电压从298V/mm增加到335V/mm然后又减少到278V/mm,晶界电阻率先减小再增大;随着测试温度的升高,样品的介电常数出现峰值,且峰值的位置具有随着掺杂量的增加先向低温再向高温移动的趋势。所有样品的势垒高度均为0.8eV左右,这表明,晶粒尺寸的变化以及Cr2O3在样品中存在的形态是影响SnO2-Zn2SnO4系压敏陶瓷电学性质的主要原因。

摘要： ZnO压敏陶瓷优异的非线性电流电压特性起源于ZnO晶粒间的晶界势垒,其主要表征参数是势垒高度和宽度.本文通过测量商用ZnO压敏陶瓷材料的泄漏电流I与绝对温度T的关系,利用场助热激发电流的表达式计算了势垒高度(活化能),发现它低于平衡状态时的势垒高度.在深入分析在电场作用下晶界区域中电子传导过程的基础上,认为这是因为在电导过程中通过正偏势垒向晶界界面层中注入了大量电子,这些电子不仅填充了在平衡状态下尚未填充的电子陷阱(即表面态),而且还会在界面层形成自由电子空间电荷,这些自由电子在越过反偏Schottky势垒时需要克服的就不是平衡状态时的势垒高度,显然应低于平衡状态时的势垒高度,即导带底E的最高点与费米能级E的差值(通常势垒高度的定义).另外,根据场助热激发电流的表达式,提出了新的Schottky势垒宽度的计算公式,不仅求得了高场强和低场强时的势垒宽度,而且得到了势垒宽度随温度的变化规律,发现了在320K~350K温度范围内势垒宽度下降速度最快,结合介电温谱测量,证实了在此温度区间势垒宽度的快速下降是松弛过程引起的.这对于进一步研究和理解ZnO压敏陶瓷材料的非线性电导机理具有重要意义.

摘要： 随机共振在放大微弱周期信号方面具有明显优势，尤其是双稳态随机共振模型，已经成为众多学者研究机械故障信号的典型模型.以双稳态随机共振系统为研究对象,从势函数的角度出发,系统地研究了势垒高度对系统输出特性的影响,给出了系统输出特性分布图.分析了双稳固定共振的高频应用特性,提出了一种基于势函数的参数调节方法,经过仿真和实验采集数据验证,该方法简洁易行,具有很好的应用价值.

摘要： 本文主要研究了4H-SiC外延片中的缺陷对制作出的Ni/4H-SiC肖特基势垒二极管的电学性能的影响。SiC的外延生长是通过LPCVD外延设备在偏8°的(0001)Si面4H-SiC单晶片上进行的,衬底材料来自外购,同质生长的SiC外延层掺杂为n型,掺杂浓度5×1015cm-3,厚度为10um。通过对外延好的4H-SiC片进行2cm×2cm划片,然后使用扫描电镜(SEM)、原子力显微镜(AFM)及拉曼光谱(raman spectrum)多种测试手段对边长为2cm的方形SiC外延材料的表面形貌、缺陷和晶型进行了分析研究。然后制作了简单的Ni/4H-SiC肖特基势垒二极管,制造的二极管大小是直径110um的圆形；文中简述了制作肖特基势垒二极管的相关工艺流程:通过电学测试得到了性能较好的特性参数为理想因子n=1.24,势垒高度Φ=0.87eV,击穿电压在650V 。

摘要： 本文对不同浓度的n-GaN样品表面氧化层去除前后的肖特基接触的电学特性做了对比研究,通过对I-V,C-V特性的测量分析,量化了界面氧化层的存在对肖特基接触的电学性质的影响。实验发现氧化层的去除使肖特基接触的势垒高度降低0.05-0.1、eV,通过势垒降低量计算得到的氧化层的厚度约为0.5nm.在氧化层去除以后,相同电压条件下的正反向电流都有所增加,反向击穿电压降低为原来的50％左右,肖特基结的电容大约增加一倍.

摘要： 利用金属有机化学气相淀积(MOCVD)方法生长的AlGaN/AlN/GaN/蓝宝石材料制备了AlGaN肖特基二极管.器件的肖特基接触和欧姆接触分别为Ti/Pt和Ti.Al/Ti/Au,都是采用电子束蒸发的方法沉积.AlGaN表面的欧姆接触的比接触电阻率为7.48×10-4Ω.Cm-2,器件的电流-电压(I-V)测试表明该AlGaN肖特基二极管具有较好的整流特性.根据器件的正向I-V特性,计算得到器件的势垒高度和理想因子分别为0.57eV、4.83.将器件在300°C中温退火,发现器件的电学性能有所改善。

摘要： 本文研究了n型4H-SiC MESFET器件中Ti/4H-SiC肖特基接触的基本制作工艺及其电学参数.采用电流-电压法(I-V)测试得到横向肖特基势垒的理想因子n,有效肖特基势垒高度Φ和串联电阻R.

摘要： 假设晶界界面态呈高斯分布,理论上研究了光照条件下多晶硅晶界的复合特性.我们认为晶界材料是非晶的,研究了光照和掺杂浓度(Nd)对晶界势垒高度(Vg)、空间电荷边缘少子的界面复合速度S(0)和有效复合速度S(w),界面复合电流密度J(0)的影响.结果表明在相同的光照条件下△E下,S(0),S(w),J(0)随Nd的增加而增加.

摘要： 假设晶界界面态呈高斯分布,理论上研究了光照条件下多晶硅晶界的复合特性.我们认为晶界材料是非晶的,研究了光照和掺杂浓度(N)对晶界势垒高度(Vg)、空间电荷边缘少子的界面复合速度S(0)和有效复合速度S(W),界面复合电流密度J(0)的影响.结果表明在相同的光照条件△E下,S(0),S(W),J(0)随N的增加而增加.

摘要： 一种纳米线晶体管包括与非掺杂沟道区电耦合的非掺杂源极和漏极区。与栅极导体电隔离的源极堆叠包括界面层(I层)和源极导体(源极接触)，且同轴地完全包绕所述源极区，沿着所述源极区的至少一部分延伸。所述源极导体与所述源极区之间的所述肖特基势垒为负，从而引起在所述非掺杂半导体源极区中感生一浓度的自由电荷载流子。所述非掺杂源极区与所述源极导体之间的所述界面层确保所述负肖特基势垒且所述晶体管可包括类似于所述源极堆叠的漏极堆叠。

摘要： 本发明实施例提供一种具有势垒高度不同的二极管装置的半导体装置及其制造方法。提供衬底。在所述衬底中形成第一导电类型的第一阱区。对所述第一阱区的第一部分执行第二导电类型的第一离子植入而阻止植入所述第一阱区的第二部分。通过加热所述衬底以引起所述第一部分与所述第二部分之间的掺杂物扩散而形成第一掺杂区。在所述第一掺杂区上形成含金属层以获得肖特基势垒界面。

摘要： 本发明提供一种低势垒高度肖特基二极管及其制备方法，包括如下步骤：1)提供一基底；2)于基底的表面形成石墨烯薄膜；3)对石墨烯薄膜进行氟化处理以形成氟化石墨烯绝缘层；4)于氟化石墨烯绝缘层表面沉积金属电极；5)去除肖特基结所在区域之外的氟化石墨烯绝缘层；6)于裸露的基底表面形成欧姆接触电极。本发明利用氟化石墨烯绝缘层作为金属电极与基底之间的插层，氟化石墨烯绝缘层不会在基底中产生MIGS钉扎效应；氟化石墨烯绝缘层可以阻挡金属电极与基底之间的互相扩散，可以形成均匀性极高的肖特基结面；可以大大降低金属电极对基底的费米能级钉扎效应，从而降低肖特基二极管中基底与金属电极之间形成的肖特基结势垒高度。

摘要： 本发明公开一种势垒高度连续变化的量子点固态膜及其制备方法，其中，所述量子点固态膜包括N个在径向方向上依次排布的量子点薄膜单元，其中N≥3；所述N个量子点薄膜单元的能级势垒高度在径向方向上呈现连续升高或降低的趋势。本发明提供的量子点固态膜的势垒高度可连续升高或降低，从而与各传输层的势垒高度相匹配；进一步，所述量子点固态膜还能够有效调控电子和空穴的注入势垒高度，有利于电子与空穴的复合从而提高器件效率；因此，本发明有效解决了交联技术只能改变量子点固态膜与传输层界面之间的注入势垒，而不能够使整个量子点固态膜的势垒高度连续升高或降低，也不能够有效提高电子与空穴复合几率的问题。

摘要： 利用紫外光原位调控肖特基势垒高度的探测器及其制备方法，本发明为了解决现有金刚石日盲紫外探测器的响应度和可探测度有待提高的问题。本发明利用紫外光原位调控肖特基势垒高度的探测器包括金刚石和叉指结构电极，在金刚石表面形成氧终端，带有氧终端金刚石的表面沉积叉指结构电极，叉指结构电极是由至少2个叉指电极形成叉指结构，且叉指结构电极的沉积厚度为5～10nm。采用光刻工艺在金刚石表面溅射沉积叉指结构电极。本发明采用厚度较薄的电极结构，利用半导体的光生伏特效应产生的光生电动势调控肖特基结的表面电势，实现更高更好的探测性能。本发明探测器相比传统器件的响应度和可探测度均提高了128％。

摘要： 本发明提供一种低势垒高度肖特基二极管及其制备方法，包括如下步骤：1)提供一基底；2)于基底的表面形成石墨烯薄膜；3)对石墨烯薄膜进行氟化处理以形成氟化石墨烯绝缘层；4)于氟化石墨烯绝缘层表面沉积金属电极；5)去除肖特基结所在区域之外的氟化石墨烯绝缘层；6)于裸露的基底表面形成欧姆接触电极。本发明利用氟化石墨烯绝缘层作为金属电极与基底之间的插层，氟化石墨烯绝缘层不会在基底中产生MIGS钉扎效应；氟化石墨烯绝缘层可以阻挡金属电极与基底之间的互相扩散，可以形成均匀性极高的肖特基结面；可以大大降低金属电极对基底的费米能级钉扎效应，从而降低肖特基二极管中基底与金属电极之间形成的肖特基结势垒高度。

摘要： 本发明涉及一种基于肖特基势垒高度可调的光检测器，包括衬底层,衬底层的上方设置有第一电极层，第一电极层的上方设置有有机材料，有机材料的上表面还覆盖有第二电极层，有机材料的下部靠近第一电极处设置有与第一电极层延伸方向平行的通孔，该通孔内设置有电热材料，该电热材料的两端分别与外接控制电源的正、负电极连接；该基于肖特基势垒高度可调的光检测器，通过在有机材料中设置电热材料，并且在电热材料上加载外接电极，通过调节电热材料两端的电压/电流，来控制电热材料的发热效率，从而改变整个有机材料内部的载流子分布，使得该光检测器对于所检测的入射光的共振频率发生变化，从而达到调节入射光共振频率的目的。

摘要： 本发明实施例提供一种具有势垒高度不同的二极管装置的半导体装置及其制造方法。提供衬底。在所述衬底中形成第一导电类型的第一阱区。对所述第一阱区的第一部分执行第二导电类型的第一离子植入而阻止植入所述第一阱区的第二部分。通过加热所述衬底以引起所述第一部分与所述第二部分之间的掺杂物扩散而形成第一掺杂区。在所述第一掺杂区上形成含金属层以获得肖特基势垒界面。

摘要： 本实用新型公开了一种势垒高度可调的肖特基二极管，包括N型重掺杂衬底，所述N型重掺杂衬底正面生长有N型轻掺杂外延层，背面设有背面金属层，所述N型轻掺杂外延层的主表面设有变掺杂层，所述变掺杂层的主表面设有势垒金属硅化物层，且势垒金属硅化物层构成肖特基势垒，所述势垒金属硅化物层正面设有正面金属层。本实用新型能够在不改变势垒金属的条件下获得不同势垒高度，并且势垒高度调节具有连续性，能够满足多样化的市场需求，有利于批量生产不同结温特性的肖特基芯片势垒二极管芯片。

摘要： 本实用新型涉及一种基于肖特基势垒高度可调的光检测器，包括衬底层,衬底层的上方设置有第一电极层，第一电极层的上方设置有有机材料，有机材料的上表面还覆盖有第二电极层，有机材料的下部靠近第一电极处设置有与第一电极层延伸方向平行的通孔，该通孔内设置有电热材料，该电热材料的两端分别与外接控制电源的正、负电极连接；该基于肖特基势垒高度可调的光检测器，通过在有机材料中设置电热材料，并且在电热材料上加载外接电极，通过调节电热材料两端的电压/电流，来控制电热材料的发热效率，从而改变整个有机材料内部的载流子分布，使得该光检测器对于所检测的入射光的共振频率发生变化，从而达到调节入射光共振频率的目的。