准循环

摘要： 介绍了一种基于有限几何LDPC码构造高码率规则准循环LDPC码的方法.首先,将一个欧式几何LDPC码分解成由其子矩阵构成的矩阵.其中每个子矩阵具有循环结构从而使其具有准循环结构.然后,利用这种结构构造了一个辅助矩阵来去除其中的6环结构.按照这种方法构造了3种码长适中,码率分别为0.875、0.91和0.92的规则准循环LDPC码.仿真结果中,这些码的误码性能表明此方法有较好的效果.

摘要： 稀疏叠加码是一种新提出的应用于加性高斯白噪声信道的编码方式.使用随机高斯矩阵作为编码矩阵时,存在矩阵数据量较大和传输困难等问题,因此提出了一种用于构建稀疏叠加码的准循环结构编码矩阵.通过准循环结构可有效降低数据量,便于存储和传输.在使用近似消息传递(Approximate Message-Passing,AMP)算法解码时,仿真结果表明准循环矩阵与随机高斯矩阵具有相似的性能.

摘要： Tanner图中girth的大小和分布影响着码字的误码性能,通过适当地增加girth值可进一步提升多进制准循环LDPC(Low-Density Parity-Check)码性能.采用直接构造法确定短环线性约束方程,构造出满足大girth的指数矩阵,提出了基于不同域的广义二维扩展方法,进而与大girth阵列码结合构造出了大girth多进制阵列码.仿真结果表明,在高斯白噪声信道中构造出的码字具有较强的纠错性能,且在一定范围内更大的girth可取得更大的编码增益,利于有效快速的编译码,保证信息的可靠传输,满足高频带利用率.

摘要： 基于有限域的两个子集,构造准循环LDPC(Quasi-Cyclic LDPC,QC-LDPC)码的基矩阵,并针对传统算法构造掩模(masking)矩阵的缺陷,设计了一种简单有效的掩模矩阵构造方法.然后,将构造的QC-LDPC码与比特交织迭代译码编码调制(Bit-Interleaved Coded Modulation with Interleaved Decoding,BICM-ID)系统相结合,分别选用QPSK、16QAM、64QAM三种调制方式,对其在高斯白噪声信道和瑞利衰落信道下的性能进行仿真.仿真结果表明:所提方案的误码率性能相对于传统方法有明显改善.%Based on the two subsets of the finite field, the base matrix of the quasi-cyclic LDPC (Quasi-Cyclic LDPC, QC-LDPC) code is constructed. In view of the defects for traditional algorithm, a simple and effective method for constructing the masking matrix is designed. Then, the constructed QC-LDPC code is combined with the Bit-Interleaved Coded Modulation with Interleaved Decoding system, the three modulation modes of QPSK, 16QAM and 64QAM respectively selected, and their performance in Gauss white noise channel and Rayleigh fading channel simulated. The simulation results indicate that there is a significant improvement in the bit-error-rate performance of the proposed scheme compared with the traditional method.

摘要： A construction method of quasi-cyclic(QC)LDPC codes with fast encoding and large girth is proposed to reduce the effect of short cycles on the performance of iterative decoding while maintaining the low encoding complexity of LDPC codes. The check matrix is divided into two parts. The right part of the matrix has the quasi-dual-diagonal structure,which can perform the fast encoding directly,and reduce the encoding complexity of LDPC codes effectively. The circulant permutation sub-matri-ces are set one by one in the left part of the matrix to ensure the minimum number of short cycles,avoid the occurrence of short cycles,and guarantee the characteristic of large girth. The simulation results show that,in comparison with LDPC codes in IEEE 802.16e,the codes constructed with the new method have larger girth and less short cycles,and better error correction performance while maintaining the low encoding complexity.%为保证LDPC码在低编码复杂度的同时,减少短环对其迭代译码性能的影响,提出一种可快速编码的大围长准循环LDPC码构造方法.该方法将校验矩阵分成两部分,其中右半部分具有准双对角线结构,使其可利用校验矩阵直接进行快速编码,有效降低了LDPC码的编码复杂度;左半部分通过逐个设置其循环置换子矩阵以确保当前矩阵中的短环数最少,有效避免了短环的出现,保证了大围长的特性.仿真结果表明,与IEEE 802.16e中的LDPC码相比,新方法构造的LDPC码具有更大的围长和更少的短环,在低编码复杂度的基础上获得了更优的纠错性能.

摘要： For the construction of (3,L)-regular quasi-cyclic(QC) low-density parity-check codes with girth at least ten,the existing explicit methods are not flexible in the selection of parameters.As to this problem,this paper proposed a novel explicit method on the basis of cycle classification.In the construction procedure,it considered all equation constraints governing all cycles with lengths smaller than ten for the case of an infinite circulant-permutation-matrix (CPM) size.Then,it determined all elements within an exponent matrix for a QC-LDPC code as lower bounded progressively.Finally,it determined a lower bound above which CPM size could vary consecutively based on the entries within the exponent matrix.The new approach enables both an arbitrary L and an arbitrary CPM size above a certain lower bound.Simulation results show that,for L =5,the new codes perform as well as Tanner's (3,5)-regular QC-LDPC codes with girth 12.%对于围长至少为10的(3,L)-规则准循环(QC)低密度奇偶校验(LDPC)码,现有的显式构造法在参数选取上不够灵活.针对该问题,提出一种基于环路分类的显式构造方法.该方法在构造过程中,首先在循环置换矩阵(CPM)尺寸为无穷大的假设下,考虑各种长度小于10的环路形状导致的等式约束,以渐进方式确定出QC-LDPC码对应的指数矩阵中的每个元素的取值下界;然后根据指数矩阵确定出CPM尺寸的连续取值下界.这种方法允许L任意取值,允许CPM尺寸在一个门限以上任意取值.仿真结果表明,对于L=5,新码与Tanner提出的围长为12的(3,5)-规则QC-LDPC码的译码性能几乎一致.

摘要： 在保证欧氏几何准循环LDPC码围长不小于6的同时,为降低其译码门限,优化译码性能,引入原模图对欧氏几何准循环LDPC码构造方法加以改进.构造具有多边的原模图基矩阵,合并原欧氏几何码校验矩阵的部分循环子矩阵,以匹配原模图基矩阵.在加性高斯白噪声信道中进行迭代译码,采用改进方法所得准循环LDPC码在误比特率为10-5时,可获得0.1 dB的编码增益.

摘要： 基于循环差族构造了两类多元低密度奇偶校验码，并提出了不同有限域上各个码率的多元低密度奇偶校验码的构造方法．所构造的多元低密度奇偶校验环码（校验矩阵的列重均为2）的围长为12，同时证明了该类码的最小距离至少为6．仿真结果表明，所构造的多元低密度奇偶校验码与用其他方法构造的二元及多元低密度奇偶校验码相比，在加性高斯白噪声信道上二进制相移键控调制下均有性能提升，并且迭代译码收敛速度非常快．%This paper presents two classes of nonbinary LDPC codes based on cyclic difference families . A method of constructing nonbinary LDPC codes with various rates and over different fields is also proposed . A class of codes whose parity‐check matrices consist of weight‐2 columns , known as cycle codes , has girth 12 , and it is also proved that these codes have a minimum distance of at least 6 . Simulation results show that the constructed nonbinary LDPC codes outperform the binary and nonbinary codes derived from other constructions over the AWGN channel with BPSK modulation .

摘要： 公开了一种用于确定准循环（QC）低密度奇偶校验（LDPC）码以使得该QC LDPC码不具有捕获集的系统和方法。获得表示一族QC LDPC码的一组矩阵，其中，各个QC LDPC码是围长不小于八的咬尾空间耦合码，并且其中，所述一组矩阵中的各个矩阵的各列的权重不小于四。基于捕获集图案来从所述一组矩阵中选择矩阵，使得所述矩阵表示不具有捕获集的QC LDPC码。所述矩阵可以存储在存储器中。

摘要： 在处理准循环低密度奇偶校验（QC-LDPC）数据中，接收输入信号，所述输入信号包括与未填充数据对应的判决和可靠性信息。向输入信号中引入与填充数据对应的判决和可靠性信息。一次或者多次执行消息传递以获得解码数据。这包括通过使用（1）与未填充数据对应的判决和可靠性信息以及（2）与填充数据对应的判决和可靠性信息，其中在消息传递期间较与填充数据对应的判决和可靠性信息而言向与填充数据对应的判决和可靠性信息给予优先。从解码数据去除零填充。

摘要： 本公开涉及一种用于从循环置换矩阵的集群构建的准循环低密度奇偶校验码的垂直分层解码的方法及设备。本发明呈现一种用于使用垂直分层VL迭代消息传递算法对LDPC码进行解码的方法及对应硬件设备。本发明对准循环QC LDPC码进行操作，对于所述准循环QC LDPC码，非零循环置换矩阵CPM经放置在所述码的奇偶校验矩阵中的特定位置处，从而形成CPM的集中集群。本发明的目的是利用集群中的CPM的组织以便获得比经典VL解码器消耗更少功率的特定硬件架构。这通过最小化对设计的主要存储器的读取及写入存取的次数来实现。

摘要： 本发明提供了一种基于循环左移的WPAN中准循环矩阵串行乘法器，用于实现WPAN标准1/2码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括2个预先存储1/2码率矩阵F中循环矩阵生成多项式的生成多项式查找表、2个对向量m数据比特和生成多项式进行标量乘的21位二进制乘法器、2个对乘积和移位寄存器内容进行模2加的21位二进制加法器、2个存储被循环左移1位的和的21位移位寄存器。本发明提供的准循环矩阵串行乘法器具有寄存器少、结构简单、功耗小、成本低等优点。

摘要： 本发明提供了一种基于循环左移的WPAN中准循环LDPC串行编码器，该编码器包括16个预先存储所有码率生成矩阵中循环矩阵生成多项式的生成多项式查找表、16个对信息比特和生成多项式进行标量乘的21位二进制乘法器、16个对乘积和移位寄存器内容进行模2加的21位二进制加法器、16个存储被循环左移1位的和的21位移位寄存器。最终，校验数据包含于16个移位寄存器中。本发明提供的串行编码器兼容WPAN系统中所有码率的准循环LDPC码，具有寄存器少、结构简单、功耗小、成本低等优点。

摘要： 本发明提供了一种基于循环左移的CDR中准循环LDPC串行编码器，该编码器包括27个预先存储所有码率生成矩阵中循环矩阵生成多项式的生成多项式查找表、27个对信息比特和生成多项式进行标量乘的256位二进制乘法器、27个对乘积和移位寄存器内容进行模2加的256位二进制加法器、27个存储被循环左移1位的和的256位移位寄存器。最终，校验数据包含于27个移位寄存器中。本发明提供的串行编码器兼容CDR系统中所有码率的准循环LDPC码，具有寄存器少、结构简单、功耗小、成本低等优点。

摘要： 本发明提供了一种DTMB中全并行输入的循环左移准循环矩阵乘法器，用于实现DTMB标准多码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括3个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、3个对m的向量段和生成多项式比特进行标量乘的127位二进制乘法器、127个对乘积和移位寄存器内容进行模2加的4位二进制加法器、1个存储被循环左移1位的和的127位移位寄存器。本发明提供的全并行输入乘法器兼容所有码率，具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

摘要： 本发明提供了一种CMMB中全并行输入的循环左移准循环矩阵乘法器，用于实现CMMB标准多码率QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括5个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、5个对m的向量段和生成多项式比特进行标量乘的256位二进制乘法器、256个对乘积和移位寄存器内容进行模2加的6位二进制加法器、1个存储被循环左移1位的和的256位移位寄存器。本发明提供的全并行输入乘法器兼容所有码率，具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

摘要： 本发明提供了一种WPAN中全并行输入的循环左移准循环矩阵乘法器，用于实现WPAN标准QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括2个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、2个对m的向量段和生成多项式比特进行标量乘的21位二进制乘法器、21个对乘积和移位寄存器内容进行模2加的3位二进制加法器、1个存储被循环左移1位的和的21位移位寄存器。本发明提供的全并行输入乘法器适用于WPAN标准中的QC-LDPC码，具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。

摘要： 本发明提供了一种全并行输入的循环左移准循环矩阵乘法器，用于实现QC-LDPC近似下三角编码中向量m与准循环矩阵F的乘法运算，该乘法器包括u个预先存储矩阵F中所有循环矩阵生成多项式的生成多项式查找表、u个对m的向量段和生成多项式比特进行标量乘的b位二进制乘法器、b个对乘积和移位寄存器内容进行模2加的(u+1)位二进制加法器、1个存储被循环左移1位的和的b位移位寄存器。本发明提供的全并行输入乘法器具有寄存器少、功耗小、成本低、工作频率高、吞吐量大等优点。