内存控制器

摘要： 相信熟悉硬件的读者应该知道,自从第11代酷睿处理器开始,英特尔处理器的内存控制器有GEAR1、GEAR2两种工作模式。其中在GEAR 1模式下,内存控制器与内存频率相同,即1∶1,意味着内存与内存控制器能完美地同步工作,内存可以发挥出最大性能。而在GEAR2模式下,内存控制器的频率只有内存频率的一半,内存必须等待内存控制器完成数据传输后,才能进行下一次传输。所以内存延迟会显著增加,内存性能也会有所打折。因此现在装机时,追求性能的DIYer们一般都会努力寻找能在GEAR1模式下支持内存以高频工作的内存、主板、处理器(注:需处理器内存控制器也具备优秀的体质,主板拥有不错的内存超频能力)。而为了满足DIYer的这一需求,存储厂商光威科技旗下品牌阿斯加特在近期专门推出了博拉琪DDR44000高性能内存,那么它的表现如何呢?

摘要： 超频与PCIe 4.0实战除了明显提升的单核心IPC性能,第十一代酷睿还有两大新技能非常值得关注。第一就是超频,尽管仍采用14nm+++生产工艺,但借助Cypress Cove新架构、新设计的内存控制器,第十一代酷睿处理器仍有不小的超频潜力,在水冷这种普通散热环境下就能带来让人惊喜的成绩。另一方面,第十一代酷睿处理器也终于提供了对PCIe 4.0技术的支持,无论是显卡还是SSD的理论传输带宽上都能获得较上代产品翻倍的数值。那么在实际应用中,第十一代酷睿处理器的超频性能到底如何?能否完美发挥出PCIe 4.0产品的最大性能呢?接下来就让我们通过实战体验来得出答案。

摘要： 这款主板的售价在700元以内,采用MicroAT X板型设计,属于锐龙平台的主流主板,但在做工用料上却毫不含糊。首先在处理器供电电路上,该主板采用了5+3相供电设计。其中5相供电为CPU核心服务,另外3相则用于处理器的非核心部分,如内存控制器、显示核心、PCIe控制器等。同时其供电电路也采用了品质较高的元器件,每相处理器核心供电部分搭配一颗最大可支持46A电流,最高阻抗为10.8mΩ的安森美4C10N,以及两颗最高支持69 A电流、阻抗最高为6.0mΩ的4C06N低内阻MOSFET。

摘要： 从价格与配置上来看,技嘉B550M AORUS PRO是一款性价比非常高的主板。尽管其实际销售价格常常在900元以内,但它却采用了豪华的10+3相处理器供电设计。其中10相供电为CPU核心服务,另外3相则用于处理器的非核心部分,如内存控制器、显示核心、PCIe控制器等。同时其供电电路也采用了品质较高的元器件。

摘要： 为提高带宽,很多类型的Memory都采用了Double Data Rate(DDR)interface,它对在内存控制器(memory controller)设计过程中的时序收敛和后仿真提出了挑战.探讨利用静态时序分析工具解决这个问题的方法.

摘要： 为了提升数据安全性,提高计算机技术水平,走出一条独立自主的发展道路,我国一直在对高性能通用计算机架构进行深入研发。我们不仅推出了中科方德、中标麒麟、普华等国产自主可控操作系统,在2014年,兆芯还首次发布了支持国产操作系统、兼容x86架构的ZX-A双核处理器。此后,兆芯不仅完成了代号“张江”的4~8核心处理器ZX-C和ZX-C+的设计与量产,更进一步推出了整合DDR4内存控制器与PCIe控制器,采用SoC设计的开先KX-5000系列、开先KX-6000系列等多款自主研发的通用处理器。

摘要： 介绍了不同层次优化内存系统能效研究的现状,对通过修改动态随机存取存储器(DRAM)架构优化内存系统能效的研究进行了详细论述.概述了通过修改内存控制器和操作系统实现的高能效DRAM系统的研究.着重介绍了通过修改DRAM架构实现内存系统能效优化的研究,并将这些研究分为“低延迟的DRAM架构”和“低功耗的DRAM架构”两大类进行介绍,其中低延迟架构的研究包括优化关键操作、降低平均访存延迟以及提升请求并发度等3个方面;低功耗的架构研究包括细粒度激活、低功耗与低频率芯片、优化写操作、优化刷新操作以及多粒度访存等5个方面.最后给出了关于修改DRAM架构实现内存能效优化的总结和展望.

摘要： 2018年5月9日,英特尔于北京举办傲腾技术分享会。英特尔自家的技术精英,阿里云等最终用户,华为、浪潮、联想等合作伙伴悉数登台。与会之时,英特尔介绍了关于傲腾技术的创新和最新发展,也分享了英特尔?傲腾?技术突破瓶颈,帮助企业和用户挖掘数据洞察,决胜数据时代的价值。而傲腾技术在数据中心和客户端领域获得的成绩与应用实践,亦有颇为亮眼的展现。解读“傲腾”英特尔傲腾技术是指以3D XPoint内存介质与英特尔先进系统内存控制器、接口硬件以及软件IP的独特组合。应用这项创新技术打造出的革命性产品拥有多种外形规格及接口(消费级产品采用主流的M.2接口,而面向企业级的产品则选用数据吞吐能力更强的AIC以及U.2接口),以针对不同对象提升其系统性能。

摘要： 7月12日，英特尔发布了全新命名的至强可扩展处理器，采用全新的Mesh内核微架构、核内互联和内存控制器，该平台可优化数据中心和网络基础设施所需的性能、可靠性和可管理性，使得企业获得普世性能将洞察付诸实施、实现业务连续性，并满足实时服务交付方面的需求。在新产品中，

摘要： 本文介绍了苏州国芯C9000双核平台芯片中一种双总线DDR3内存控制器的设计.该设计能够实现通过不同总线接口访问DDR内存,而又不对DDR内存访问效率产生较大的影响.该设计具有灵活性,可扩展性以及复用性,可应用于其它高性能计算平台芯片设计.

摘要： 1985年以来处理器的性能以每年60%的速度不断提升而DRAM延迟的改进速度只有每年7% ,这影响了访存系统性能的提高，也说明仅通过工艺改进提升DRAM访存性能是不够的。围绕DRAM内存控制器和DRAM访存调度算法进行研究,详细介绍了最常用与最先进的DRAM内存控制器和DRAM访存调度算法的特点.介绍了两种访存调度算法，一种最常用的调度算法:最高优先权调度算法；另一种最新的调度算法:ATLAS调度算法。其中最高优先权调度算法是一种基础调度算法，目前大多优先级调度算法都是根据此算法的改进与实现。ATLAS调度算法则是目前最先进的调度算法，该算法在公平性和系统吞吐率方面都具备优势。

摘要： DDR2内存正在逐步成为计算机系统的主流存储器配置,其采用的双沿数据传输技术提高了数据传输率,但同时却减小了数据有效窗口,而源同步技术也增加了读取数据的采样难度。本文介绍了一种改进的DDR2内存控制器数据采样电路,可以有效提高读取数据采样的稳定性,对于高性能计算系统中的内存控制器设计具有积极的工程意义。

摘要： 在研究有关DDR2 SDRAM技术规范的基础上,提出了DDR2 SDRAM控制器的整体架构设计.采用层次设计方法,以功能为单位,将控制器的设计划分为多个功能模块,使用Verilog语言完成控制器各个模块的RTL级设计,利用Chipscope工具对设计进行了功能验证.

摘要： DDR SDRAM高容量和快速度的优点使它获得了广泛的应用.本文阐述了DDR控制器及其DDR内存接口的设计实现方法，该方法能使设计尽可能简单，对时序和布局布线进行了优化处理，并通过参数的在线配置满足不同内存颗粒的参数需求，保证了控制的灵活性和可扩展性。该设计经过仿真显示，完全符合要求。

摘要： 本文介绍一种使用简单的表格机制体现动态存储器控制中复杂时间参数相互之间的约束关系的内存控制技术。这种方法在大大降低电路复杂度的同时,提供了设计上的直观性、代码的易移植性,更为重要的是性能上的大幅提升。

摘要： 本文介绍一种使用简单的表格机制体现动态存储器控制中复杂时间参数相互之间的约束关系的内存控制技术。这种方法在大大降低电路复杂度的同时,提供了设计上的直观性、代码的易移植性,更为重要的是性能上的大幅提升。

摘要： 本文介绍一种使用简单的表格机制体现动态存储器控制中复杂时间参数相互之间的约束关系的内存控制技术。这种方法在大大降低电路复杂度的同时,提供了设计上的直观性、代码的易移植性,更为重要的是性能上的大幅提升。

摘要： 本发明的实施例提供一种控制内存芯片的方法、芯片控制器和内存控制器。该芯片控制器包括：寄存模块，用于寄存单独片选信息；控制模块，用于：接收内存控制器输出的第一片选信号；根据第一片选信号和寄存模块寄存的单独片选信息生成多个单独片选信号，其中多个单独片选信号与多个内存芯片一一对应，第一片选信号用于指示选择多个内存芯片，单独片选信息用于指示单独选择多个内存芯片中的至少一个内存芯片；分别向多个内存芯片输出多个单独片选信号，以便多个内存芯片中的至少一个内存芯片根据内存控制器输出的控制命令信号执行与控制命令信号对应的操作。本发明的实施例能够有效地减少对DRAM系统的传输带宽的占用。

摘要： 本发明提供一种内存控制器、内存控制系统和内存控制方法。该内存控制器包括：至少一个自刷新模块，所述至少一个自刷新模块中的每一个分别与至少一个存储芯片连接，并且所述至少一个自刷新模块的每一个分别配置来对所连接的存储芯片进行刷新；判断模块，配置来分别判断所述至少一个自刷新模块中的每一个所连接的存储芯片的类别，从而生成与所述至少一个自刷新模块中的每一个对应的判断结果；以及控制逻辑模块，配置来在所述判断结果表示特定的自刷新模块所连接的存储芯片为第一类别的情况下，关闭所述特定的自刷新模块。

摘要： 本发明涉及一种通用性寻址模式的内存控制器、内存控制方法以及内存系统。内存控制器包含传送单元及控制单元。传送单元将一预定识别信息传送至一非挥发性内存。控制单元根据非挥发性内存是否回传对应于预定识别信息的一确认信息，决定与非挥发性内存沟通的一寻址模式。

摘要： 本发明的实施例提供一种控制内存芯片的方法、芯片控制器和内存控制器。该芯片控制器包括：寄存模块，用于寄存单独片选信息；控制模块，用于：接收内存控制器输出的第一片选信号；根据第一片选信号和寄存模块寄存的单独片选信息生成多个单独片选信号，其中多个单独片选信号与多个内存芯片一一对应，第一片选信号用于指示选择多个内存芯片，单独片选信息用于指示单独选择多个内存芯片中的至少一个内存芯片；分别向多个内存芯片输出多个单独片选信号，以便多个内存芯片中的至少一个内存芯片根据内存控制器输出的控制命令信号执行与控制命令信号对应的操作。本发明的实施例能够有效地减少对DRAM系统的传输带宽的占用。

摘要： 本发明涉及一种显示控制器和二维图形处理器通过同一个内存控制器访问内存的架构方法，步骤如下：步骤一，创建一个访问内存的架构；在SOC总体框架内设置的访问内存的架构包括：内存控制器、二维图形处理器、数据缓存器、数据选择器、数据选择控制器、显示控制器；步骤二，依据叠加混合的多层源图像有无更新，访问内存的架构给出数据的流入和流出：当有多层源图像有更新时，数据选择器将二维图像处理器与显示控制器连通；当无多层源图像有更新时，数据选择器将内存控制器与显示控制器连通。本发明优点如下：本发明针对现有的SOC系统中多层图形图像叠加混合时带宽紧张的问题，达到了保证用户体验的同时，在所有应用场景中都能最小程度消耗系统带宽和功耗。

摘要： 本发明提供一种内存控制器、内存控制系统和内存控制方法。该内存控制器包括：至少一个自刷新模块，所述至少一个自刷新模块中的每一个分别与至少一个存储芯片连接，并且所述至少一个自刷新模块的每一个分别配置来对所连接的存储芯片进行刷新；判断模块，配置来分别判断所述至少一个自刷新模块中的每一个所连接的存储芯片的类别，从而生成与所述至少一个自刷新模块中的每一个对应的判断结果；以及控制逻辑模块，配置来在所述判断结果表示特定的自刷新模块所连接的存储芯片为第一类别的情况下，关闭所述特定的自刷新模块。

摘要： 本公开涉及内存技术领域，具体地，涉及一种内存控制器、内存系统、内存控制方法及介质。所述内存控制器包括：选通模块和ECC模块。ECC模块包括与选通模块电连接的至少两种ECC子模块。该至少两种ECC子模块采用的ECC算法不同。选通模块用于选通至少两种ECC子模块中的一种ECC子模块。ECC子模块用于在被选通模块选通的情况下，根据数据访问命令进行ECC操作。本公开提供的内存控制器、内存系统及内存控制方法，可以动态、灵活地调整纠错和检错能力与内存容量损耗，避免造成内存浪费或无法满足更为严格的数据场景要求。从而，达到在满足数据可靠性前提下，尽量的节省内存资源的目的。

摘要： 本发明涉及一种通用性寻址模式的内存控制器、内存控制方法以及内存系统。内存控制器包含传送单元及控制单元。传送单元将一预定识别信息传送至一非挥发性内存。控制单元根据非挥发性内存是否回传对应于预定识别信息的一确认信息，决定与非挥发性内存沟通的一寻址模式。

摘要： 本发明提供了一种内存控制器，包括优先级选择模块、仲裁模块、控制模块、内存映射模块及sram；其中，所述优先级选择模块用于选择内存的访问请求中的强实时任务进行优先处理；所述仲裁模块连接于优先级选择模块及控制模块，用于根据优先级的高低对所述强实时任务的内存访问顺序进行调度；所述内存映射模块连接于优先级选择模块、仲裁模块，用于对所述内存的访问请求的逻辑内存地址映像成内存的物理地址；所述控制模块连接于仲裁模块及内存映射模块，用于根据所述仲裁模块的调度信息及内存映射模块的内存映像的物理地址读写数据。本发明还提供一种处理器系统及内存访问控制方法。本发明能在有限制的时间内完成强实时任务，保证系统的安全性。

摘要： 本申请实施例提供一种延时控制器、内存控制器以及时序控制方法，该延时控制器包括：位宽可扩展的移位寄存器，被配置为逐位移动一个或者多个请求中包括的所有操作的比特位数据，其中，每个请求包含一个或者多个操作，每个操作在所述比特位数据中有各自对应的比特位；处理单元，被配置为通过确定所述比特位数据被移动的位数来确定延时时长，并根据所述延时时长确定到达发送所述所有操作中各操作的时间；其中，所述移位寄存器的位宽至少可根据接收的请求总数目和各请求包括的所有操作的总数目进行调整。本申请的一些实施例减少内存控制内计数器的数量，同时增强设计的可扩展性。