全加器

摘要： 随着集成电路特征尺寸的不断缩小,互连线在芯片内部占的比重越来越大,但是互连线仅用于数据传输,芯片计算能力仍然需要依靠晶体管开关实现.如何在有限的硬件资源内进一步提高芯片的计算能力,已经成为当前集成电路设计的核心问题.本文通过研究金属互连线间电容耦合效应,采用互连线串扰现象完成逻辑运算的思想,提出一种基于线计算的全加器设计方案.该方案首先建立线计算模型,通过调整反相器阈值和不同干扰线与受扰线之间电容耦合强度匹配技术,采用相同线计算电路结构实现不同功能的逻辑门电路;然后,在逻辑门的基础上实现基于线计算的全加器;最后,在TSMC 65 nm CMOS工艺下仿真验证.结果表明,所设计的线计算电路具有正确逻辑功能,与传统设计方法相比,线计算逻辑门具有更低开销,且线计算电路具有抗逆向工程能力.

摘要： 针对基于忆阻器的数字逻辑设计中存在延时开销和面积开销较高的问题,提出了一种双择多-非-图(Double Majority-Inverter-Graph,DMIG)逻辑.该逻辑能在一个时钟周期内同步实现2个择多-非-图逻辑.通过初始化DMIG结构中的忆阻器为不同的逻辑状态,并在DMIG结构的两端施加不同的电压,在一步内并行实现了两种不同的基础逻辑门.此外,利用逻辑综合方法优化全加器的布尔逻辑表达式,进一步设计了基于DMIG的一位全加器,并针对延时和面积开销两个性能分别提出了两种不同的优化方法。在Spice仿真环境下利用VTEAM模型仿真验证了DMIG和全加器,电路的延时开销和面积开销大幅度降低.延时优化加法器设计利用4个忆阻器通过4个步骤来实现,而面积优化加法器设计利用3个忆阻器通过5个步骤来实现。与现有的逻辑设计相比,所提出的设计减少了运算步骤及所需忆阻器数量,有效地优化了忆阻加法器性能.

摘要： 全加器是数字集成电路中的核心部件,它能被应用于数字信号处理、图像和视频处理,它的工作速度、所占的芯片面积和功耗都直接影响其所在的数字系统的性能,所以优化全加器的设计是非常重要的。但是全加器的低功耗、高速度和小的芯片面积往往是矛盾的关系,所以需要三者之间进行折衷。本文基于CMOS的全加器优化设计进程进行了总结与分析,并在此基础上展望了未来全加器的发展趋势。

摘要： 以忆阻器和CMOS晶体管为核心,首先,设计了一款可进行逻辑转换的混合型CMOS-忆阻异或逻辑单元,通过改变输入信号即可实现异或和2选1数据选择器功能;然后,在忆阻异或电路的基础上,搭建了由2个异或和1个2选1数据选择器电路构成的全加器电路;最后,通过PSPICE仿真结果验证了电路设计的正确性和可行性。

摘要： 本文基于原有已提出的和图转化方法基础上,结合解方程的思路,提出了一种新型的和图转化方法,能够有效地简化和图到阈算术函数的转化过程,从而更高效地进行电流型CMOS电路的设计.另外,通过该方法设计了一种基于电流型CMOS电路的全加器,经过Hspice软件模拟实验,实验结果表明:所设计的电路具有正确的逻辑功能和较低的功耗.

摘要： 提出了一种基于磁随机存储器(Magnetic Random Access Memory,MRAM)的通用型存算一体处理(Porcessor in Memory,PIM)宏架构,可工作在常规MRAM、并行PIM与串行PIM模式下.该架构以一种新型2T1MTJ存储单元结构为基础,在PIM模式下可实现布尔逻辑运算、全加器、移位/循环操作等功能.数模混合仿真结果表明,在100 MHz时钟频率下,该方案执行一组读写操作或者与/或位逻辑计算操作的时间均为3个周期.较基于1T1MTJ单元的方案而言,该PIM架构不仅不增加阵列面积,还可显著提升写操作可靠性和位逻辑运算正确率.

摘要： DNA链置换技术是近年来DNA计算领域的一个重要研究方向,它是在DNA粘贴模型基础上发展起来的一种动态DNA分子计算方法.这种方法以DNA编码序列中的toehold域为起点,通过覆盖置换域上的链来完成链置换.文章讨论了以这种方法为出发点设计的一种由分子逻辑门器件构成的分子全加器,并使用Visual DSD软件进行了仿真实验.实验结果表明,文章中提出的分子全加器是可行的,并且它还可以通过级联实现任意多位加法运算.

摘要： 演化硬件研究工作中的一个重要研究内容就是电路优化设计,电路优化设计有望实现复杂电路的自动设计并获得新颖、优化的设计结果,因而成为国际性的研究热点.将演化算法引入全加器电路的优化设计中,引入了新的个体评估机制并提出了适用于全加器演化的演化算法.通过仿真实验验证了算法的有效性.

摘要： 全加器是微处理器中的重要逻辑部件，数字信号处理器(DSP)芯片中有大量全加器，通过对全加器的优化设计可以使DSP性能得到提高，本文设计一种基于数据选择器的全加器，通过HSPICE仿真，并与其他结构的全加器进行比较，结果表明基于数据选择器的全加器在功耗与速度上比其他结构的全加器有较大提高。

摘要： 本文以补码为出发点引出了负权的概念，由负权导出了一般化的四类全加器，然后论述了负权在直接补码乘法器中的应用。

摘要： 本文给出了一种用于HART仪表的低功耗△∑D/A转换器的电路实现方法.HART仪表是一种总线供电的现场总线仪表，对器件功耗有严格限制.数/模转换器是HART仪表中的重要部件，传统D/A转换器难以同时满足精度和功耗要求.△∑D/A转换器具有很高的分辨率，但功耗相对较高.对△∑D/A转换器各个部分的功耗分析表明，其功耗主要由调制器部分的全加器产生.本文对各种全加器的实现方法进行了比较研究，仿真实验结果显示，基于动态逻辑的实现方法可使功耗得以降低。

摘要： 本发明公开了一种SRAM全加器及多比特SRAM全加器，所述SRAM全加器包括数据写入电路、灵敏放大器和逻辑运算电路；所述数据写入电路用于写入逻辑数、第一操作数和第二操作数，并根据所述逻辑数、所述第一操作数和所述第二操作数输出电压数据；所述灵敏放大器用于根据所述电压数据生成电平信号；所述逻辑运算电路用于根据所述电平信号输出表征所述第一操作数和所述第二操作数的和的和信号。本申请基于SRAM实现数据的存储和基本的布尔运算，配合一定的逻辑电路，实现全加器的功能，不需要额外的参考电路，且对存储器的读写操作通路分开，提高了稳定性和可靠性。

摘要： 本发明公开了一种全加器电路和多位全加器，在该全加器电路中，存内计算场效应晶体管存储数据并根据不同的输入信号对晶体管内数据及被加载数据执行逻辑运算，通过存内计算场效应晶体管特性及其读写方式，以极少的晶体管实现了低面积全加器电路。所述全加器电路结构简单，极大降低了全加器电路面积和复杂度，相较于传统CMOS实现的全加器电路节省了19个晶体管。

摘要： 本发明提供一种四元可逆半加器电路，该电路将两个四进制数A、B作为输入，相加产生的和S以及和进位C作为输出，由四部分的电路按序依次串联组合和一个四元量子Feyman门实现，其中前一部分的输出作为下一部分的输入。整个四元可逆半加器电路中使用了13个1‑qudit门和24个Muthukrishnan Stroud门，其硬件复杂度为24γ+13ε，量子代价为37。本发明还提供一种基于四元可逆半加器电路的四元可逆全加器电路、基于四元可逆全加器电路的四元可逆并行全加器电路，以及基于四元可逆并行全加器电路的四元可逆并行加法/减法器电路。与现有设计相比，本发明提出的电路具有更少的量子成本、硬件复杂度和更少的恒定输入、垃圾输出，性能更好，更加有利于可逆逻辑设计的有效应用。

摘要： 本发明公开了一种全加器电路和多位全加器，在该全加器电路中，存内计算场效应晶体管存储数据并根据不同的输入信号对晶体管内数据及被加载数据执行逻辑运算，通过存内计算场效应晶体管特性及其读写方式，以极少的晶体管实现了低面积全加器电路。所述全加器电路结构简单，极大降低了全加器电路面积和复杂度，相较于传统CMOS实现的全加器电路节省了19个晶体管。

摘要： 本发明公开了一种SRAM全加器及多比特SRAM全加器，所述SRAM全加器包括数据写入电路、灵敏放大器和逻辑运算电路；所述数据写入电路用于写入逻辑数、第一操作数和第二操作数，并根据所述逻辑数、所述第一操作数和所述第二操作数输出电压数据；所述灵敏放大器用于根据所述电压数据生成电平信号；所述逻辑运算电路用于根据所述电平信号输出表征所述第一操作数和所述第二操作数的和的和信号。本申请基于SRAM实现数据的存储和基本的布尔运算，配合一定的逻辑电路，实现全加器的功能，不需要额外的参考电路，且对存储器的读写操作通路分开，提高了稳定性和可靠性。

摘要： 本申请公开了一种CMOS全加器，其包括一个以上PMOS场效应管、一个以上NMOS场效应管以及连接线路。连接线路用于连接所述一个以上PMOS场效应管和所述一个以上NMOS场效应管。连接线路被配置为降低一个以上PMOS场效应管及一个以上NMOS场效应管中的至少一个的阈值电压。本申请还公开了一种多位全加器，其包括多个CMOS全加器。所述CMOS全加器以及多位全加器可以有效地降低器件的上升、下降、传播延迟情况，从而提升电路速度。

摘要： 一种全加器模块(30)，其包括包含多个输入端和输出端的全加器、和发生单元以及进位发生单元。进位发生单元包括一个可编程反相器，响应于施加到一个输入端的控制信号，该反相器被用来有选择地对进位发生单元的一个输入位进行反相。全加器模块(30)提供了面积有效的逻辑块，该面积有效的逻辑块支持带符号乘法，该逻辑块保持它的可编程性质，可以执行所有其他它被用于执行的操作。

摘要： 本发明公开了一种基于忆阻器阵列的逻辑门电路及全加器实现方法，所述逻辑门电路包括两个连接时钟信号的解码器，两个电压控制器以及由若干忆阻器、字线以及多若干位线构成的忆阻器阵列；本发明能够基于忆阻器阵列实现互补式阻性开关，使用同行的不同忆阻器来组合操作以实现与门、或门、全加器。本发明提供的方案能够减少实现与门、或门、全加器的操作步骤和忆阻器数量开销，降低整体的能耗。

摘要： 在本发明的一些方面，公开了加法器树电路。在一些方面，加法器树电路包括多个全加器(FA)，包括：第一FA子组，其中，第一全加器子组的每个FA包括第一数量的晶体管；以及第二FA子组，其中，第二全加器子组的每个FA包括第二数量的晶体管，第一数量大于第二数量；其中，第一子组的每个FA从第二FA子组的第一个接收第一输入，并且从第二FA子组的第二个接收第二输入，并且每个FA向第二FA子组的第三个提供第一输出，并且向第二FA子组的第四个提供第二输出。本申请的实施例还涉及加法器电路和操作全加器的方法。

摘要： 本发明提出一种分时复用全加器结构以及基于此全加器的串行加法器设计。目前在全加器设计中普遍采用以异或逻辑为基础；而本方案基于求和信号条件和进位信号条件的相似性，通过钟控管控制MOS电路结构和两套传输门电路结构，以实现分时复用同一个电路结构，来完成求和信号和进位信号的分时输出。此外，总输出信号配合上时钟信号可以将求和信号和进位信号在不同时间段输出。将全加器输出的进位信号，优化并延长其有效时间作为下一加法器计算单位的进位输入信号，则可在下一计算单元中的总输出端获得完整的进位信号。随着进位信号的不断输入，总输出端在优化后可以输出总求和信号。