FPGA设计

摘要： 本文介绍了基于FPGA设计的无源蜂鸣器的音乐播放,使用无源蜂鸣器在不同频率的脉冲方波信号下来产生基本的音调,采用了VerilogHDL语言进行描述,通过Diamond 3软件和ModelSim进行电路的综合与仿真,并下载到小脚丫MachXO2-4000HC开发板中验证了无源蜂鸣器音乐播放的可行性。

摘要： 针对数据中心面临的重放攻击威胁,分析了重放攻击的危害和常用的防御手段,并针对软件实现抗重放攻击模块的不足,提出了一种基于现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的组件化抗重放设计。采用组件化的设计思想,针对两种典型的业务数据包,设计了抗重放攻击模块的FPGA功能架构、检测关键数据包的状态机和表项配置模块。用较少的FPGA资源实现高带宽、低时延的数据包重放攻击检测和处理,具有可用性高、可配置、可扩展、移植性好等特点。经过验证,该设计适用于企业级的数据中心边界安全防护,可满足未来安全防护设备对安全资源服务化的需求。

摘要： 在基于DSPTMS320C6678结构+FPGA Kintex 7的雷达信号处理器中,文章以有源相控阵雷达为背景,通过FPGA编程实现信号处理器的相应功能。在模式线性调频脉冲(LFM)下,完成256个周期的MTD处理以及和差三通道信号的脉冲压缩。在模式高脉冲重复频率脉冲多普勒(HPRF-PD)下,FPGA完成了窄带和波束速度搜索处理,以及波束宽带信号的距离跟踪和匹配滤波相关处理。在线性调频连续波(LFMCW)模式下,上扫频周期和下扫频周期实现了信号的FFT处理,MTD处理进行了64个周期,信号处理数据通过SRIO高速接口发送给DSP。每个FPGA处理模块的功能都在信号处理器的硬件平台上进行调试和验证,并与MATLAB处理的结果进行比较。保证信号处理器整体功能的实现,FPGA相控阵雷达信号处理模块满足实时处理要求。

摘要： 随着当今科学技术的不断发展,各种信号采集技术的研究也得到了不断深入。其中,以FPGA为基础的多通道数据采集系统更是备受关注。为实现该系统的良好应用与发展,本文特以某数据多通道采集系统为例,对其FPGA设计进行了研究。希望通过本次的研究,可以为该FPGA技术的应用与多通道数据采集技术的发展提供相应参考。0引言在进行数据采集系统的设计和研究中,FPGA技术所发挥的优势十分显著。

摘要： cqvip:随着当今科学技术的不断发展,各种信号采集技术的研究也得到了不断深入。其中,以FPGA为基础的多通道数据采集系统更是备受关注。为实现该系统的良好应用与发展,本文特以某数据多通道采集系统为例,对其FPGA设计进行了研究。希望通过本次的研究,可以为该FPGA技术的应用与多通道数据采集技术的发展提供相应参考。0引言在进行数据采集系统的设计和研究中,FPGA技术所发挥的优势十分显著。

摘要： 通过研究基于脉冲学习算法的脉冲神经网络,建立了一个用伪导数反向传播学习算法训练的前馈型卷积脉冲神经网络模型,将卷积神经网络和脉冲神经元相结合实现事件驱动模型运算,并与基于STDP无监督学习建立的脉冲神经网络模型比较,进行了模型分类精度和硬件复现可实现性的验证,表明前者更适合硬件复现。随后,利用FPGA硬件资源,设计了卷积型脉冲神经网络存储分配方案及其硬件整体架构。基于前馈型卷积脉冲神经网络的每个运算步骤,设计了各个硬件计算模块。通过硬件电路仿真和实测进行了硬件模块的验证,完成了一款可用于手写数字数据集分类问题的卷积型脉冲神经网络加速器。最后,对加速器硬件数据进行了汇总,与CPU的计算比较,运行能耗降低99%,运算速率提升23倍。

摘要： 我认为，现代科技是以超大规模集成电路的硬件设计和制造，以及软件设计应用两项技术为中心。而软硬件设计技术发展至今，已经形成了软硬件设计为一体的现场可编程门阵列设计技术FPGA，该技术囊括了从芯片硬件设计（通过软件驱动实现）到驱动软件（系统软件）设计的全过程，且同一个设计项目可以适用于不同阶段的芯片，甚至于是不同系列的芯片，既缩短了产品开发的周期，又降低了成本，增强了开发资源的重复利用率。可以说，FPGA 设计技术是一种比较完善的设计模式，大有取代单片机设计应用的趋势。本文针对FPGA 设计时的操作符—逻辑运算符和算术运算符进行综述，以期抛砖引玉。

摘要： 多节点分布式传感器的数据采集与传输系统有着广泛的应用,其物理层实现主要分为串行及并行两种方式;针对特定的应用场景,选用串行传输的实现方式,设计以FPGA芯片、RS485芯片及AD芯片为核心的硬件平台,使用Verilog语言设计FPGA的RTL (register transfer level)逻辑代码,并在Modelsim中完成了功能仿真验证;最终实现了物理层为串行传输、传输层为总线模型的数据采集传输系统,该系统RTL代码设计简单,维护性强,可靠性高,占用芯片资源少,具有一定的工程应用价值.

摘要： 为了应对大数据量实时处理,解决处理器间通信带宽瓶颈.采用自主设计的混合多FPGA平台搭建了面向新型RISC-V处理器互连的高速串行传输系统,通过对互连接口的改进,实现了单通道4倍传输速率的提升.实验表明,该系统总吞吐率可达300 Gbps,单通道速率最高可达25 Gbps,支持的互连链路大于40路,传输误码率低于1E-11,能够满足高带宽、高可靠性传输需求,同时极大地减少了IO管脚数量.最后,基于该系统,在相同速率下对比和评估了3种高速串行协议的实现情况,为传输效率提升和系统优化提供帮助.

摘要： 标准SpaceWire总线技术虽然在航天器上应用广泛,但是存在传输速率低的弱点.针对这一不足,首先提出了一种高速SpaceWire系统架构.在此基础上开展了吉比特级SpaceWire终端节点和路由器的FPGA设计,解决了终端节点的物理接口、片上总线、DMA,以及路由节点目的端口仲裁模块和组寻址路由模块设计中的关键问题.在测试验证部分,开展了数据传输测试、误码率测试和数据传输率测试,测试结果表明高速SpaceWire系统已具备路由和终端节点的主要功能、指标较先进,具有良好的航天应用前景.

摘要： 本文提出了CAN总线接口的FPGA设计方法,设计了CAN接口功能模块来完成CPU与SJA1000之间的访问时序转换.设计了模块状态机,运用Verilog语言编程,并进行了模拟仿真验证.

摘要： 本文提出了CAN总线接口的FPGA设计方法,设计了CAN接口功能模块来完成CPU与SJA1000之间的访问时序转换.设计了模块状态机,运用Verilog语言编程,并进行了模拟仿真验证.

摘要： 本文提出了CAN总线接口的FPGA设计方法,设计了CAN接口功能模块来完成CPU与SJA1000之间的访问时序转换.设计了模块状态机,运用Verilog语言编程,并进行了模拟仿真验证.

摘要： 本文提出了CAN总线接口的FPGA设计方法,设计了CAN接口功能模块来完成CPU与SJA1000之间的访问时序转换.设计了模块状态机,运用Verilog语言编程,并进行了模拟仿真验证.

摘要： 针对导航信号易受干扰的特点，本文系统地研究了卫星导航接收机的若干抗干扰技术，其中包括时域滤波抗干扰、变换域滤波抗干扰以及阵列天线抗干扰。首先对常用抗干扰方法的原理和准则做了较为详尽的阐述，并借助MATLAB软件进行仿真。其次，基于阵列天线采集数据，应用功率倒置算法，验证阵列天线实际抗干扰性能。最后综合考虑抗干扰性能、运算量等因素，选用时域滤波FIR结构对其FPOA实现。与导航接收机的对接试验证明，该算法可以大大提高导舷接收机的抗干扰性能。

摘要： 针对导航信号易受干扰的特点，本文系统地研究了卫星导航接收机的若干抗干扰技术，其中包括时域滤波抗干扰、变换域滤波抗干扰以及阵列天线抗干扰。首先对常用抗干扰方法的原理和准则做了较为详尽的阐述，并借助MATLAB软件进行仿真。其次，基于阵列天线采集数据，应用功率倒置算法，验证阵列天线实际抗干扰性能。最后综合考虑抗干扰性能、运算量等因素，选用时域滤波FIR结构对其FPOA实现。与导航接收机的对接试验证明，该算法可以大大提高导舷接收机的抗干扰性能。

摘要： 针对导航信号易受干扰的特点，本文系统地研究了卫星导航接收机的若干抗干扰技术，其中包括时域滤波抗干扰、变换域滤波抗干扰以及阵列天线抗干扰。首先对常用抗干扰方法的原理和准则做了较为详尽的阐述，并借助MATLAB软件进行仿真。其次，基于阵列天线采集数据，应用功率倒置算法，验证阵列天线实际抗干扰性能。最后综合考虑抗干扰性能、运算量等因素，选用时域滤波FIR结构对其FPOA实现。与导航接收机的对接试验证明，该算法可以大大提高导舷接收机的抗干扰性能。

摘要： 针对导航信号易受干扰的特点，本文系统地研究了卫星导航接收机的若干抗干扰技术，其中包括时域滤波抗干扰、变换域滤波抗干扰以及阵列天线抗干扰。首先对常用抗干扰方法的原理和准则做了较为详尽的阐述，并借助MATLAB软件进行仿真。其次，基于阵列天线采集数据，应用功率倒置算法，验证阵列天线实际抗干扰性能。最后综合考虑抗干扰性能、运算量等因素，选用时域滤波FIR结构对其FPOA实现。与导航接收机的对接试验证明，该算法可以大大提高导舷接收机的抗干扰性能。

摘要： RS码纠错模块是保证星载固态存储器正常工作的重要部分。文中首先对Xilinx IP核提供的不同标准下的RS码和固态存储器中常用的RS码进行比较，其次对固态存储器中常用的RS(64，48)码编码模块硬件电路进行FPGA设计并仿真。结果表明，该编码器能满足固态存储器对硬件资源占有率和数据传输率的要求。

摘要： RS码纠错模块是保证星载固态存储器正常工作的重要部分。文中首先对Xilinx IP核提供的不同标准下的RS码和固态存储器中常用的RS码进行比较，其次对固态存储器中常用的RS(64，48)码编码模块硬件电路进行FPGA设计并仿真。结果表明，该编码器能满足固态存储器对硬件资源占有率和数据传输率的要求。

摘要： 本发明提供了一种FPGA接口单元，包括第一发送与接收通路、第二发送与接收通路以及时钟管理单元，所述时钟管理单元与所述第一发送与接收通路、所述第二发送与接收通路连接，以实现对所述第一发送与接收通路、所述第二发送与接收通路的驱动。所述FPGA接口单元中，包括第一发送与接收通路、第二发送与接收通路以及时钟管理单元，时钟管理单元与所述第一发送与接收通路、所述第二发送与接收通路连接，以实现对所述第一发送与接收通路、所述第二发送与接收通路的驱动，两条发送与接收通路共享一个时钟管理单元，提高了发送与接收通路适应不同协议标准的灵活性。本发明还提供了一种FPGA接口模块和FPGA接口系统。

摘要： 本发明公开了FPGA IP软核实现电路设计的方法及装置、FPGA芯片、电子设备、计算机存储介质，其中，在本发明公开的一种FPGA IP软核实现电路设计的方法中，包括如下步骤：将IP软核的设计输入进行综合以映射到所述FPGA的逻辑资源，其中，在对所述IP软核的设计输入进行综合时，去除其中未被用户使用的指令对应的电路。本发明FPGA IP软核实现电路设计的方法通过在对软核的设计输入进行综合时，去除其中未被用户使用的指令对应的电路，可以降低软核对于FPGA的逻辑资源的占用。

摘要： 本申请实施例提供了一种数据路径的修复方法、FPGA电路、FPGA电路设计装置，涉及FPGA电路设计技术领域，可增大数据信号的延时，避免因违例时序电路影响FPGA电路的功能。该数据路径的修复方法，包括：当FPGA电路中的时序路径为违例时序路径时，重新对所述时序路径中的至少一条内部连线进行迭代布线，以延长所述时序路径的长度，直至所述时序路径修复成功或达到预设迭代次数；其中，所述FPGA电路包括多个布线单元，每个所述内部连线为一个所述布线单元中的一条连线。

摘要： 本申请实施例提供了一种数据路径的修复方法、FPGA电路、FPGA电路设计装置，涉及FPGA电路设计技术领域，可增大数据信号的延时，避免因违例时序电路影响FPGA电路的功能。该数据路径的修复方法，包括：当FPGA电路中的时序路径为违例时序路径时，重新对所述时序路径中的至少一条布线路径进行迭代布线，以延长所述时序路径的长度，直至所述时序路径修复成功或达到预设迭代次数。

摘要： 本申请公开了一种基于区块化设计的FPGA设计方法，涉及FPGA技术，该方法对于包含跨区块路径的局部路径的目标区块添加形成为目标区块的输入口或输出口的虚拟端口模块，并以目标区块对应的局部芯片区域外围的绕线架构的位置确定虚拟端口模块的布局位置，使得在设计每个区块时就可以对每个目标区块内包含的跨区块路径的局部路径进行时序约束，在全片整合时就可以尽快达成区块路径的全路径时延的要求，避免了全片整合阶段的反复解固重新设计，弥补了现有区块化设计的缺陷，提高了FPGA设计效率，真正发挥出区块化设计的优势。

摘要： FPGA配置控制系统、FPGA配置方法及FPGA芯片，系统包括：通用FPGA配置接口模块、JTAG接口模块、可配置参数化eFlash阵列、与JTAG接口模块和eFlash阵列连接的eFlash控制模块、与JTAG接口模块、通用FPGA配置接口模块连接的数据总线控制模块、与数据总线控制模块和eFlash控制模块连接的帧数据选择器、与帧数据选择器连接的可配置参数化的配置SRAM控制器，可配置参数化的配置SRAM控制器用于与FPGA芯片的FPGA可编程系统连接。既满足SRAM型FPGA的配置接口与配置控制功能，又满足eFlash型FPGA配置控制系统数据的非易失保存数据流的特性，两种配置路径相对独立，可通过不同配置来扩展兼容不同比特流大小、配置速度要求的FPGA。

摘要： 本发明提供了一种FPGA接口单元，包括第一发送与接收通路、第二发送与接收通路以及时钟管理单元，所述时钟管理单元与所述第一发送与接收通路、所述第二发送与接收通路连接，以实现对所述第一发送与接收通路、所述第二发送与接收通路的驱动。所述FPGA接口单元中，包括第一发送与接收通路、第二发送与接收通路以及时钟管理单元，时钟管理单元与所述第一发送与接收通路、所述第二发送与接收通路连接，以实现对所述第一发送与接收通路、所述第二发送与接收通路的驱动，两条发送与接收通路共享一个时钟管理单元，提高了发送与接收通路适应不同协议标准的灵活性。本发明还提供了一种FPGA接口模块和FPGA接口系统。

摘要： 本申请涉及由多片FPGA分割和多个FPGA裸片提供高密度FPGA的方法和系统。通过将多个密度较小的FPGA裸片放置在单个封装中，裸片之间焊盘互连，以及焊盘与封装引脚互连，可以创建更大密度的FPGA器件。FPGA设计可清楚地放置在多个FPGA中，这是使用FPGA分割软件手动或自动将FPGA代码放置到每个FPGA裸片中来实现的。

摘要： 本发明提供一种FPGA集群方法、FPGA芯片和FPGA集群系统。其中所述FPGA集群的每个FPGA节点包括第一存储区域和第二存储区域，所述第一存储区域中记录有所述第二存储区域的资源信息，所述FPGA节点包括主节点及多个子节点，所述FPGA集群方法包括如下步骤：第一个所述子节点的第二存储区域的资源不足时，向所述主节点发送资源分配请求；第一个所述子节点向第二个所述子节点发送访问请求，第二个所述子节点与第一个所述子节点建立访问通道；第一个所述子节点向所述主节点发送业务完成信号；并且，各节点按照预先设定的规则更新自身第一存储区域的内容。如此配置，能够将整个局域网中FPGA芯片的资源整合起来，合理分配，以达到最优化地利用这些资源的目的。

摘要： 本申请公开了一种基于分区调试内核电压的FPGA设计方法，涉及FPGA技术领域，该方法将包括芯片内部电路以及多个供电区域的芯片硬件设计对应的码流并下载到FPGA芯片上，每个供电区域用于将获取到的内核电压提供给对应的局部用电区域，当芯片在所有供电区域获取到基础电压值的内核电压的状态下无法正常工作时，通过芯片的供电管脚调节至少一个供电区域获取到的内核电压，直至芯片正常工作，或者直至确定存在故障的局部用电区域。该方法通过调节多个供电区域的内核电压可以使得芯片得以正常工作或者可以定位到故障区域，而且分区调试的方法灵活度较高，更易于调试使得芯片可以正常工作，或者可以更准确的定位到故障区域。