高速缓冲存储器

摘要： 在安全服务器应用领域,基于对称算法的密码芯片需要读写访问大量、离散的密钥和初始向量(Intial Vector,IV)数据。利用密钥和IV数据的时间局部性和空间局部性,提出了一种预读与高速缓冲存储器(cache)相结合的双倍速率同步动态随机存取存储(Double Data Rate Synchronous Dynamic Random Access Memory,DDR)加速器,来解决密钥和IV的存储容量和访问效率的问题,并采用Verilog硬件描述语言完成DDR加速器的实现。最后基于芯动的DDR控制器和镁光的DDR3模型,进行有、无加速器的性能对比试验,试验表明DDR硬件加速器较大地提高了DDR对离散数据的访问性能,解决了密钥和IV存储中的容量和效率的问题。

摘要： GPU内部大量线程的同时运行会生成大量的访存请求,当访问同一L1 Cache组的访存请求所涉及的空间超过L1 Cache一组的容量时,由于没有Cache行可以分配而导致当前访存请求及后续所有访存请求发生停顿,影响了GPU的性能.该文设计了一种访存请求缓冲队列结构,访存请求被发送到不同的队列中,并通过调度策略来选择不会发生停顿的访存请求访问L1 Cache.实验表明,该方法能够有效地减少停顿次数,使得GPU的性能平均提高了26％.

摘要： 高速缓冲存储器(Cache)作为微处理器的重要组成部分,在芯片面积和功耗上都占比过高.针对Cache功耗问题,基于分段访问Cache技术和路预测Cache技术,提出一种低功耗组相联Cache的预访问策略.在Cache中增加一个缓冲寄存器(Buffer),用以存储最近Cache命中后被访问的标签和数据子阵列信息.在开始进行标签访问之前,选中该Buffer,并将所访问的Cache标签和Buffer标签进行匹配,根据匹配结果选择采用路预测访问或分段访问方式.通过MiBench基准测试程序并使用SimpleScalar和Sim-Panalyzer进行实验,结果表明,与传统组相联Cache技术相比,该策略能降低25.15％的能量延迟积.

摘要： 网络服务等新型高通量应用的迅速兴起给传统处理器设计带来了巨大的挑战.高通量众核处理器作为面向此类应用的新型处理器结构成为研究热点.然而,随着片上处理核数量的剧增,加之高通量应用的数据密集型特点,“存储墙”问题进一步加剧.通过分析高通量应用访存行为,发现此类应用存在着大量的细粒度访存,降低了访存带宽的有效利用率.基于此分析,在高通量处理器设计中通过添加访存请求收集表(memory access collection table,MACT)硬件机制,结合消息式内存机制,用于收集离散的访存请求并进行批量处理.MACT硬件机制的实现,提高了访存带宽的有效利用率,同时也提高了执行效率;并通过时间窗口机制,确保访存请求在最晚期限之前发送出去,保证任务的实时性.实验以典型高通量应用WordCount,TeraSort,Search为基准测试程序.添加MACT硬件机制后,访存数量减少约49％,访存带宽提高约24％,平均执行速度提高约89％.

摘要： 通过此次在线研讨会,大家将学习到:MAXIM血糖仪的解决方案。MAX32600、MAX32600是ARM Cortex M3的32位核,主频24MHz,包括256KB flash、32KB SRAM、2KB指令高速缓冲存储器。内部集成灵活的高性能的模拟外围减少功耗、内部集成16位500ksps带FPGA的ADC、两个12位和两个8位DAC、四个放大器、四个低功耗比较器、四个SPST模拟开关,多达8路LED驱动,内部温度传感器。同时MAXIM提供高性价

摘要： 针对中国移动全业务运营环境下,骨干网数据业务流量快速增长,互联网内容资源网匮乏的现状,对互联网内容资源网规划方法体系进行研究.该方法基于互联网内容资源网全效益分析模型结论,从总体效益出发,规划内容资源网建设方案,包括IDC、Cache和第三方直连链路.

摘要： 针对微处理器的高速缓冲存储器(Cache),提出了一种可综合的伪随机功能验证方法,对其在实际芯片中的性能进行测试,并与常见的基于软件模拟的随机功能验证方法进行了对比.结果表明,与基于软件模拟的伪随机功能验证方法相比,所提出的可综合伪随机验证方法的处理速度快约3个数量级,并且能够发现更多的功能错误.

摘要： 集成电路工艺持续进步,在功耗、互连线延迟和设计复杂度等的约束下,处理器逐步从单核、多核结构发展到众核(大规模多核)结构.传统Cache一致性协议难以适应众核处理器的需求,需要对Cache一致性问题展开新的研究.本文首先概括了传统一致性协议在众核处理器中面临的主要困难,然后列举了4类Cache一致性相关研究问题:协议设计、性能评价、协议验证以及可靠性与容错.对每一个问题选取了主要的研究方向,讨论了目标、研究现状,并对未来的研究作了展望.最后,对众核处理器Cache一致性问题的研究空间进行了总结.

摘要： 集成电路工艺持续进步,在功耗、互连线延迟和设计复杂度等的约束下,处理器逐步从单核、多核结构发展到众核(大规模多核)结构.传统Cache一致性协议难以适应众核处理器的需求,需要对Cache一致性问题展开新的研究.本文首先概括了传统一致性协议在众核处理器中面临的主要困难,然后列举了4类Cache一致性相关研究问题:协议设计、性能评价、协议验证以及可靠性与容错.对每一个问题选取了主要的研究方向,讨论了目标、研究现状,并对未来的研究作了展望.最后,对众核处理器Cache一致性问题的研究空间进行了总结.

摘要： 集成电路工艺持续进步,在功耗、互连线延迟和设计复杂度等的约束下,处理器逐步从单核、多核结构发展到众核(大规模多核)结构.传统Cache一致性协议难以适应众核处理器的需求,需要对Cache一致性问题展开新的研究.本文首先概括了传统一致性协议在众核处理器中面临的主要困难,然后列举了4类Cache一致性相关研究问题:协议设计、性能评价、协议验证以及可靠性与容错.对每一个问题选取了主要的研究方向,讨论了目标、研究现状,并对未来的研究作了展望.最后,对众核处理器Cache一致性问题的研究空间进行了总结.

摘要： 集成电路工艺持续进步,在功耗、互连线延迟和设计复杂度等的约束下,处理器逐步从单核、多核结构发展到众核(大规模多核)结构.传统Cache一致性协议难以适应众核处理器的需求,需要对Cache一致性问题展开新的研究.本文首先概括了传统一致性协议在众核处理器中面临的主要困难,然后列举了4类Cache一致性相关研究问题:协议设计、性能评价、协议验证以及可靠性与容错.对每一个问题选取了主要的研究方向,讨论了目标、研究现状,并对未来的研究作了展望.最后,对众核处理器Cache一致性问题的研究空间进行了总结.

摘要： Crossbit是应用在分布式环境下的动态二进制翻译系统,不同指令集系统共享资源,从而来实现高性能虚拟计算。在分布式虚拟计算环境中,许多客户终端的内存和计算资源都比较稀缺,它们在需要时才从服务器上下载代码,并翻译到本地执行,因此具有较高的缺失代价。Crossbit系统终端的本地代码cache的管理大幅提高资源的利用率,减少重复下载和翻译所带来的额外开销。分布式Croobit的代码cachc管理策略是尽量将复杂的工作交给服务器来完成。服务器负责向终端提供统一的中间语言代码,并汇总终端在程序运行时收集的profile信息,进行初步优化,给各个基本块赋予不同的优先级,协同终端高效地完成本地代码cache管理。

摘要： Crossbit是应用在分布式环境下的动态二进制翻译系统,不同指令集系统共享资源,从而来实现高性能虚拟计算。在分布式虚拟计算环境中,许多客户终端的内存和计算资源都比较稀缺,它们在需要时才从服务器上下载代码,并翻译到本地执行,因此具有较高的缺失代价。Crossbit系统终端的本地代码cache的管理大幅提高资源的利用率,减少重复下载和翻译所带来的额外开销。分布式Croobit的代码cachc管理策略是尽量将复杂的工作交给服务器来完成。服务器负责向终端提供统一的中间语言代码,并汇总终端在程序运行时收集的profile信息,进行初步优化,给各个基本块赋予不同的优先级,协同终端高效地完成本地代码cache管理。

摘要： Crossbit是应用在分布式环境下的动态二进制翻译系统,不同指令集系统共享资源,从而来实现高性能虚拟计算。在分布式虚拟计算环境中,许多客户终端的内存和计算资源都比较稀缺,它们在需要时才从服务器上下载代码,并翻译到本地执行,因此具有较高的缺失代价。Crossbit系统终端的本地代码cache的管理大幅提高资源的利用率,减少重复下载和翻译所带来的额外开销。分布式Croobit的代码cachc管理策略是尽量将复杂的工作交给服务器来完成。服务器负责向终端提供统一的中间语言代码,并汇总终端在程序运行时收集的profile信息,进行初步优化,给各个基本块赋予不同的优先级,协同终端高效地完成本地代码cache管理。

摘要： Crossbit是应用在分布式环境下的动态二进制翻译系统,不同指令集系统共享资源,从而来实现高性能虚拟计算。在分布式虚拟计算环境中,许多客户终端的内存和计算资源都比较稀缺,它们在需要时才从服务器上下载代码,并翻译到本地执行,因此具有较高的缺失代价。Crossbit系统终端的本地代码cache的管理大幅提高资源的利用率,减少重复下载和翻译所带来的额外开销。分布式Croobit的代码cachc管理策略是尽量将复杂的工作交给服务器来完成。服务器负责向终端提供统一的中间语言代码,并汇总终端在程序运行时收集的profile信息,进行初步优化,给各个基本块赋予不同的优先级,协同终端高效地完成本地代码cache管理。

摘要： 获得速度和功耗方面的优良性能,并追求更广泛的适应范围是SRAMIP核设计的主要目标.本文采用层次字线结构、差分输入总线和全静态译码等低功耗技术,并结合快速译码和敏感放大读出技术,提出了一个输出位宽可重构的SRAM核设计.设计的SRAM核容量在4Kb～16Kb范围内具有良好的功耗及速度性能,并且输出位宽64位/128位动态可配置.

摘要： 获得速度和功耗方面的优良性能,并追求更广泛的适应范围是SRAMIP核设计的主要目标.本文采用层次字线结构、差分输入总线和全静态译码等低功耗技术,并结合快速译码和敏感放大读出技术,提出了一个输出位宽可重构的SRAM核设计.设计的SRAM核容量在4Kb～16Kb范围内具有良好的功耗及速度性能,并且输出位宽64位/128位动态可配置.

摘要： 提供一种高速缓冲存储器系统和操作高速缓冲存储器系统的方法。一种高速缓冲存储器设备包括：高速缓冲存储器，包括存储体；分区配置单元，被配置为通过将存储体分配给用于渲染的多个纹理中的纹理，将高速缓冲存储器划分为多个分区；控制器，被配置为接收执行渲染的装置所请求的纹理数据的分区ID，确定被请求的纹理数据是否存储在所述多个分区中的与所述分区ID相应的分区中，并基于确定的结果将被请求的纹理数据输出到所述装置。

摘要： 本发明涉及使用标签目录高速缓冲存储器提供可扩展动态随机存取存储器DRAM高速缓冲存储器管理。在一个方面中，提供DRAM高速缓冲存储器管理电路以管理对高带宽存储器中DRAM高速缓冲存储器的存取。所述DRAM高速缓冲存储器管理电路包括标签目录高速缓冲存储器和标签目录高速缓冲存储器目录。所述标签目录高速缓冲存储器存储所述DRAM高速缓冲存储器中频繁存取的高速缓存线的标签，而所述标签目录高速缓冲存储器目录存储所述标签目录高速缓冲存储器的标签。所述DRAM高速缓冲存储器管理电路使用所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录确定与存储器地址相关联的数据是否缓存在所述高带宽存储器的所述DRAM高速缓冲存储器中。基于所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录，所述DRAM高速缓冲存储器管理电路可确定是否可使用所述DRAM高速缓冲存储器和/或系统存储器DRAM执行存储器操作。

摘要： 提供了一种控制高速缓冲存储器系统的方法。该高速缓冲存储器系统被组织成为：用小块尺寸配置的直接映射的(direct－mapped)高速缓冲存储器、和由多个小块组成的大块尺寸配置的完全联系的(fully associative)空间缓冲器。在此，如果对直接映射的高速缓冲存储器和完全联系的缓冲器的访问未命中，则根据先进先出(FIFO)算法，将被访问地址的数据和邻近地址的数据复制到完全联系的空间缓冲器中的大块中。而且，如果以前被访问的一个或多个小数据块，存在于它的将要从完全联系的缓冲器中挤出的相对应的大块数据之中，就将被访问的小块复制到直接映射的高速缓冲存储器中。

摘要： 本文所揭示的方面包含高速缓冲存储器错误检测电路，用于在失效操作之后检测高速缓冲存储器中的有效指示符(例如有效位)中的位翻转。还揭示相关方法和基于处理器的系统。如果高速缓存命中是因失效操作之后对高速缓存条目的存取而产生，那么所述高速缓存条目的有效指示符中已发生位翻转。这是因为在所述高速缓存条目的所述失效操作之后，所述有效指示符应指示无效状态，而非有效状态。因此，高速缓冲存储器错误检测电路经配置以确定是否对所述高速缓存条目执行失效操作。因此，所述高速缓冲存储器错误检测电路可致使产生所存取高速缓存条目的高速缓冲存储器未中或错误，即使用于所述高速缓存条目的有效指示符因所述位翻转而指示有效状态也是如此。

摘要： 本发明提供用于在多线程处理器(102)的共享经分割高速缓冲存储器(104)中分配高速缓冲存储器行的系统和方法。存储器管理单元(110)经配置以确定与用于高速缓冲存储器输入项的地址相关联的属性，所述高速缓冲存储器输入项与待分配于所述高速缓冲存储器中的处理线程(T0)相关联。配置寄存器(CP 300_0)经配置以存储基于所述所确定属性的高速缓冲存储器分配信息。分割寄存器(DP 310)经配置以存储用于将所述高速缓冲存储器分割成两个或两个以上部分(图3中的主要/辅助)的分割信息。基于所述配置寄存器和所述分割寄存器将所述高速缓冲存储器输入项分配到所述高速缓冲存储器的所述部分中的一者中。

摘要： 本发明揭示用以加速高速缓冲存储器存取的高速缓存填充的关键词优先排序以及相关基于处理器的系统及方法。就此而言，在一个实施例中，提供高速缓冲存储器。所述高速缓冲存储器包括数据阵列，所述数据阵列包括高速缓存线，所述高速缓存线包括经配置以存储多个数据项的多个数据项块。所述高速缓冲存储器还包括高速缓存线排序逻辑，所述高速缓存线排序逻辑经配置以在高速缓存填充期间将所述多个数据项关键词优先排序到所述高速缓存线中，及存储与所述高速缓存线相关联且指示所述高速缓存线中的所述多个数据项的所述关键词优先排序的高速缓存线排序索引。所述高速缓冲存储器还包括经配置以基于用于所述高速缓存线的所述高速缓存线排序索引存取所述高速缓存线中的所述多个数据项中的每一者的高速缓存存取逻辑。

摘要： 高速缓冲存储器控制器(100)与主存储器(10)和访问主机(1)连接，其中，主存储器(10)具有存储第1程序的命令区域和存储由第1程序中包含的特定命令利用的数据区域，访问主机(1)执行第1程序中包含的命令，高速缓冲存储器控制器(100)具有：高速缓冲存储器(110)，其存储主存储器(10)的一部分数据；以及数据处理部(140)，其按照包含特定命令的起始地址的传输预约信息，在访问主机(1)执行特定命令之前，根据从访问主机(1)正在执行的命令的地址起到特定命令的起始地址为止的剩余命令步数，计算访问间隔，按照该访问间隔，将由特定命令利用的数据从主存储器(10)传输到高速缓冲存储器(110)。

摘要： 本发明提出一种高速缓冲存储器的替换方法、高速缓冲存储器及计算机系统，在本发明中，采用与高速缓冲存储器Cache的容量k一致的滑动窗口，通过滑动窗口对应主存储器中的数据块，在高速缓冲存储器的Cache块中存储滑动窗口所对应的主存储器中数据块以及该数据块的优先级标志；当高速缓冲存储器当前Cache块出现访问未命中，判断新访问程序块的优先级，只有当新的程序块优先级高于当前程序块，才替换Cache内容和优先级，在替换Cache块时，移动滑动窗口底端至未命中的地址，在高速缓冲存储器Cache中存储滑动窗口所对应的主存储器中数据块以及该数据块的优先级。

摘要： 提供用于减小高速缓冲存储器中的功率消耗及读取误差的高速缓冲存储器时钟产生电路。在一个方面，高速缓冲存储器时钟产生电路采用检测器电路，所述检测器电路经配置以接收路地址及产生指示高速缓冲读取请求是否产生单路命中的单向命中信号。时钟及启用电路经配置以响应于系统时钟信号及高速缓冲启用信号而产生高速缓冲时钟信号，并且响应于所述高速缓冲时钟信号及读取启用信号而产生高速缓冲读取启用信号。门控电路经配置以响应于单向命中信号、高速缓冲时钟信号及高速缓冲读取启用信号而产生读取时钟信号。感测放大器时钟产生电路经配置以响应于具有定义脉冲宽度的所述读取时钟信号而产生感测放大器时钟信号。

摘要： 提供一种高速缓冲存储器系统和操作高速缓冲存储器系统的方法。一种高速缓冲存储器设备包括：高速缓冲存储器，包括存储体；分区配置单元，被配置为通过将存储体分配给用于渲染的多个纹理中的纹理，将高速缓冲存储器划分为多个分区；控制器，被配置为接收执行渲染的装置所请求的纹理数据的分区ID，确定被请求的纹理数据是否存储在所述多个分区中的与所述分区ID相应的分区中，并基于确定的结果将被请求的纹理数据输出到所述装置。