高速存储

摘要： 为了解决天问一号高分辨率相机拍摄时高输出图像数据率与火地间数据传输速率带宽低的问题,设计了一套以NAND Flash为存储介质,以FPGA为控制核心的图像存储电子学系统。设计对NAND Flash同时使用并行处理和4级流水技术,满足了相机图像高数据率存储要求。为了保证图像存储系统的可靠性,针对NAND Flash存在坏块的问题,对文件存储系统进行存储区划分并建立了坏块替换机制;同时,为了避免Nand Flash原始误码率和空间单粒子辐射效应的影响,提出了12×4 bit Hamming校验策略,并将校验码分割与图像数据进行存储;试验结果表明,设计的图像存储电子学系统,单通道最高实时图像存储数据率达到1 276 Mbps,实现了图像数据的可靠存储,可对12×4 bit单元的图像数据实现1 bit纠错,满足载荷任务的研制需求。

摘要： 自主服务器增强技术是新一代高性能计算机体系结构需要面对和解决的一个主要问题。除了自主异构结构方面,包括资源融合、协同处理、非易失性存储、可重构等一系列新的技术应用到超融合的服务器计算机研制和生产过程中。本文主要针对自主异构协同超融合服务器进行全方面的技术设计,基于该设计可以弥补目前国产处理器在大数据量并发、大数据量处理等方面的不足,结合需开展的关键技术攻关进行深入研究,为后续相关产品的设计提供思路。

摘要： “互联网+”时代,数据库不仅可以实现数据插入、修改、查询和删除等功能,而且可以利用人工智能完成数据库的热点数据加工和分析,从而提高应用系统数据库应用效能。本文详细地分析“互联网+”时代数据库的主流功能,包括数据库并发访问和高速存储,并且描述和分析大数据在数据库存储与管理中的应用。以微信小程序为应用系统开发案例,旨在分析系统数据库开发实例和系统实现关键程序,从而为应用系统开发提供技术支持,能够提高微信小程序的数据离线存储和访问请求,进一步为系统数据库的开发提供参考。

摘要： 在整个高速存储系统的实现中,文件管理技术对数据记录速度及数据索引和提取速度起着至关重要的作用.目前文件管理系统分为 自定义的文件系统和通用的标准文件系统,该文件管理协议融合了 自定义文件系统的高带宽性能以及标准文件系统的存储容量和速度的灵活扩展性,并且具有良好的用户体验.经测试,存储容量为12T时,数据采集传输速度可达到6.4 Gbps,数据回放速度可达到7 Gbps;而在其他条件相同情况下,该文件管理系统可以灵活扩充存储容量和存储速度,数据回放速度预估可达8 Gbps.

摘要： 针对传统FLASH存储过程中存在的数据不连续、传输速度慢的问题,设计了一种双FIFO乒乓操作读写和四流水线FLASH写入结合的存储方法,提高了数据存储速率.通过对芯片操作时间的精确分析,提高了资源利用率.系统用FPGA作为主控芯片,通过例化IP核创建了两个FIFO,用作数据的乒乓读写,并用两块NAND FLASH芯片的四个片选构成四流水线操作.通过Modelsim仿真工作过程、FPGA生成伪随机码的数据写-读实验和读出数据的相关性检测试验验证了该流水操作的可行性、存储速率和存储连续性.结合红外相机实物采集并存储数据,然后通过上位机读取,得到了正确、连续的红外图像.通过扩展缓存和FLASH片数,可以在保证连续性的同时提高存储的速率,即该系统具有存储速率高、适应性强的特点.

摘要： 简要阐述了电力大数据发展背景,分别从高速储存、检索关键技术等角度入手,对电力大数据高速存储和检索关键技术进行深入探究。

摘要： 针对SATA接口存储器数据传输率低、协议实现复杂等问题,面向高速数字信号存储需求,本文设计实现了一种基于Xilinx公司Zynq系列FPGA实现NVMe高速电子盘访问接口实现方案.该方案使用Zynq系列FPGA中PCIe 2.0物理层、数据链路层和传输层协议,ARM硬核运行C语言实现应用层协议,符合NVME Express Revision 1.4a标准.此种方案架构既能够充分实现NVMe协议的高速传输特性,又能够降低程序编写难度,缩短工程项目的开发验证工期,适用于于大部分高速存储应用场景.

摘要： 为了满足炮弹在试飞实验中对不同类型信号进行高精度采集的需求,在信号调理的基础上针对影响采集精度的电源噪声、信号输入噪声以及ADC量化噪声进行了数据记录仪的设计.记录仪以FPGA为控制芯片,在硬件模拟滤波的基础上,驱动ADC实现对ICP传感器信号、电荷信号、电压信号的采集.通过将过采样技术与滤波算法相结合的数字滤波后,对数据进行编帧存储.实验结果表明,在±5 V采集范围内的最大绝对误差为±200μV,在20000 g的冲击试验中,误差仅为5.6％,满足试验要求,该数据记录仪在弹载参数测量中具有一定的工程应用价值.

摘要： 针对SATA接口存储器数据传输率低、协议实现复杂等问题,面向高速数字信号存储需求,本文设计实现了一种基于Xilinx公司Zynq系列FPGA实现NVMe高速电子盘访问接口实现方案。该方案使用Zynq系列FPGA中PCIe 2.0物理层、数据链路层和传输层协议,ARM硬核运行C语言实现应用层协议,符合NVME Express Revision 1.4a标准。此种方案架构既能够充分实现NVMe协议的高速传输特性,又能够降低程序编写难度,缩短工程项目的开发验证工期,适用于于大部分高速存储应用场景。

摘要： 让玩乐实力尽情绽放,“全芯高能,带劲上场”vivo T1是vivo旗下全新T系列的首款产品,拥有2K价位领先的高性能和超长续航实力,同时传承vivo超高颜值设计和出众影像表现,是有颜又有料的全新实力担当。作为2000元价位产品中的“性能担当”,vivo T1搭载高通骁龙778G高能处理器,同时率先带来疾速LPDDR5和疾速UFS 3.1的“双疾速”组合(这可是意料之外的配置组合,毕竟同样配置骁龙778G平台的竞品,在运存配置上并没有如此“奢侈”,12GB和256GB的最高配置也显得很实在),获得旗舰级产品的强劲多任务和高速存储体验。

摘要： 随着存储数据量的日益加大以及存储速度的加快,大容量的高速存储变得越来越重要。内存条既能满足大容量的存储又能满足读写速度快的要求，这样使得对内存条控制的应用越来越广泛。首先介绍了内存条的工作原理，内存条电路设计的注意事项，以及如何使用FPGA实现对DDR内存条的控制，最后给出控制的仿真波形。

摘要： 随着高帧频高分辨率大数据量高速数字相机的出现，对图像采集、存储和处理技术提出了越来越高的要求，本文设计了一种超大存储容量的高速图像长时间无损记录系统，该系统主要应用于高帧频摄像高速数字视频存储技术领域，包括高速图像数据分配板、嵌入式存储子系统、SATA磁盘阵列、千兆网交换机、存储控制回放计算机。该系统能够实现无损长时间记录每秒钟500帧的1280*1024@8bit像元的高速图像数据，记录时间达到60分钟以上，并通过干兆网口下载到回放计算机中进行事后的高帧频图像的回放、处理和判读，为实现高速运动目标的记录和事后处理提供有效的技术手段。

摘要： 随着高帧频高分辨率大数据量高速数字相机的出现，对图像采集、存储和处理技术提出了越来越高的要求，本文设计了一种超大存储容量的高速图像长时间无损记录系统，该系统主要应用于高帧频摄像高速数字视频存储技术领域，包括高速图像数据分配板、嵌入式存储子系统、SATA磁盘阵列、千兆网交换机、存储控制回放计算机。该系统能够实现无损长时间记录每秒钟500帧的1280*1024@8bit像元的高速图像数据，记录时间达到60分钟以上，并通过干兆网口下载到回放计算机中进行事后的高帧频图像的回放、处理和判读，为实现高速运动目标的记录和事后处理提供有效的技术手段。

摘要： 随着高帧频高分辨率大数据量高速数字相机的出现，对图像采集、存储和处理技术提出了越来越高的要求，本文设计了一种超大存储容量的高速图像长时间无损记录系统，该系统主要应用于高帧频摄像高速数字视频存储技术领域，包括高速图像数据分配板、嵌入式存储子系统、SATA磁盘阵列、千兆网交换机、存储控制回放计算机。该系统能够实现无损长时间记录每秒钟500帧的1280*1024@8bit像元的高速图像数据，记录时间达到60分钟以上，并通过干兆网口下载到回放计算机中进行事后的高帧频图像的回放、处理和判读，为实现高速运动目标的记录和事后处理提供有效的技术手段。

摘要： 随着高帧频高分辨率大数据量高速数字相机的出现，对图像采集、存储和处理技术提出了越来越高的要求，本文设计了一种超大存储容量的高速图像长时间无损记录系统，该系统主要应用于高帧频摄像高速数字视频存储技术领域，包括高速图像数据分配板、嵌入式存储子系统、SATA磁盘阵列、千兆网交换机、存储控制回放计算机。该系统能够实现无损长时间记录每秒钟500帧的1280*1024@8bit像元的高速图像数据，记录时间达到60分钟以上，并通过干兆网口下载到回放计算机中进行事后的高帧频图像的回放、处理和判读，为实现高速运动目标的记录和事后处理提供有效的技术手段。

摘要： 随着高帧频高分辨率大数据量高速数字相机的出现，对图像采集、存储和处理技术提出了越来越高的要求，本文设计了一种超大存储容量的高速图像长时间无损记录系统，该系统主要应用于高帧频摄像高速数字视频存储技术领域，包括高速图像数据分配板、嵌入式存储子系统、SATA磁盘阵列、千兆网交换机、存储控制回放计算机。该系统能够实现无损长时间记录每秒钟500帧的1280*1024@8bit像元的高速图像数据，记录时间达到60分钟以上，并通过干兆网口下载到回放计算机中进行事后的高帧频图像的回放、处理和判读，为实现高速运动目标的记录和事后处理提供有效的技术手段。

摘要： 随着高帧频高分辨率大数据量高速数字相机的出现，对图像采集、存储和处理技术提出了越来越高的要求，本文设计了一种超大存储容量的高速图像长时间无损记录系统，该系统主要应用于高帧频摄像高速数字视频存储技术领域，包括高速图像数据分配板、嵌入式存储子系统、SATA磁盘阵列、千兆网交换机、存储控制回放计算机。该系统能够实现无损长时间记录每秒钟500帧的1280*1024@8bit像元的高速图像数据，记录时间达到60分钟以上，并通过干兆网口下载到回放计算机中进行事后的高帧频图像的回放、处理和判读，为实现高速运动目标的记录和事后处理提供有效的技术手段。

摘要： 描述了一种装置，包括：存储器控制器逻辑电路，用于与多级系统存储器的存储器侧高速缓存对接。存储器控制器逻辑电路包括错误跟踪电路，其用于跟踪存储器侧高速缓存中的高速缓存行槽的错误。存储器控制器逻辑电路还包括用于存储被认为过度容易出错的故障高速缓存行槽的标识符的故障列表电路。存储器控制器逻辑电路用于针对映射到在故障列表中识别出的高速缓存行槽的请求声明存储器侧高速缓存中的未命中。

摘要： 本发明公开了一种M路高速缓存存储器和一种使用M路高速缓存存储器的方法。该高速缓存存储器包括多路，每路包括指令存储器部分，其中该指令存储器部分包括多个指令存储器位置，用于存储对多个CPU指令进行编码的指令数据。该高速缓存存储器还包括控制器，用于确定预定数量的高速缓存存储器命中条件中的每一个已发生，以及替换策略电路，用于将多路中的一路确认为经历了所述预定数量的高速缓存存储器命中条件中最少数量的命中。其中，该控制器还用于确定高速缓存存储器未命中条件已发生，并且响应于该未命中条件，使得从RAM中检索到的指令数据被写入替换策略电路确认的路的指令存储器部分。

摘要： 本发明揭示筛选被预测为到达即死DOA的经逐出高速缓冲条目到最后层级高速缓冲LLC存储器中的插入。较低层级高速缓冲存储器更新与DOA预测电路中的所请求高速缓冲条目相关联的DOA预测值，所述DOA预测值指示高速缓冲条目重新使用历史记录。基于所述较低层级高速缓冲存储器中对所述所请求高速缓冲条目的高速缓冲未命中是否由所述LLC存储器服务，更新所述DOA预测值以指示所述所请求高速缓冲条目是否在所述LLC存储器中被重新使用。随后，在从所述较低层级高速缓冲存储器逐出所述所请求高速缓冲条目时，可以咨询所述相关联DOA预测值以预测所述高速缓冲条目是否将为DOA。如果所述高速缓冲条目将为DOA，那么对所述LLC存储器进行筛选，以将所述经逐出高速缓冲条目存储在系统存储器中或插入在所述LLC存储器中最近较少使用位置。

摘要： 本发明提供使用动态随机存取存储器DRAM高速缓存指示符高速缓存存储器以提供可扩展DRAM高速缓存管理。在一个方面中，提供DRAM高速缓存管理电路以管理对高带宽存储器中的DRAM高速缓存存储器的存取。所述DRAM高速缓存管理电路包括DRAM高速缓存指示符高速缓存存储器，其存储从系统存储器DRAM中的主控表读取并含有DRAM高速缓存指示符的主控表项。所述DRAM高速缓存指示符使得所述DRAM高速缓存管理电路能够确定所述系统存储器DRAM中的存储器行是否在高带宽存储器的所述DRAM高速缓存存储器中被高速缓存，且如果是，那么确定所述存储器行被存储在所述DRAM高速缓存存储器的哪一路中。基于所述DRAM高速缓存指示符高速缓存存储器，所述DRAM高速缓存管理电路可确定是否采用所述DRAM高速缓存存储器及/或所述系统存储器DRAM而以优化方式执行存储器存取操作。

摘要： 一种电子装置，包括至少一个压缩‑解压缩功能块和高速缓存存储器层次结构，该高速缓存存储器层次结构具有第一高速缓存存储器和第二高速缓存存储器。至少一个压缩‑解压缩功能块接收处于未压缩状态的数据，使用第一压缩或第二压缩中的一者来压缩数据，并且在压缩数据之后，将数据提供给第一高速缓存存储器以存储在其中。当从第一高速缓存存储器中检索数据以存储在第二高速缓存存储器中时，当使用第一压缩来压缩数据时，压缩‑解压缩功能块解压缩数据以逆转第一压缩对数据的效果，从而将数据恢复到未压缩状态，并且将使用第二压缩进行压缩或处于未压缩状态的数据提供给第二高速缓存存储器以存储在其中。

摘要： 本发明提供高速缓存存储器、包括其的存储系统和高速缓存存储器的逐出方法。在用于主机和存储器之间的通信的高速缓存存储器中，高速缓存存储器可以包括多个高速缓存组，每一个高速缓存组包括：有效比特位；N个脏比特位；标签；以及N个数据组，其分别与N个脏比特位相对应，并且每一个数据组包括具有与主机的数据块尺寸实质相同的数据块尺寸的数据，其中，存储器的数据块尺寸是主机的数据块尺寸的N倍，N为大于或等于2的整数。

摘要： 所揭示的方面涉及当停顿的写入操作发生时减少或避免来自压缩存储器系统中的未压缩高速缓冲存储器的经逐出高速缓冲存储数据的缓冲。提供一种包含高速缓冲存储器及压缩存储器系统的基于处理器的系统。当高速缓冲存储条目从所述高速缓冲存储器逐出时，高速缓冲存储数据及与所述经逐出高速缓冲存储条目相关联的虚拟地址经提供至所述压缩存储器系统。所述压缩存储器系统读取与所述经逐出高速缓冲存储条目的所述虚拟地址相关联的元数据以确定所述压缩存储器系统中的映射至所述经逐出高速缓冲存储条目的物理地址。如果所述元数据不可获得，那么所述压缩存储器系统在所述压缩存储器系统中的新的可获得物理地址处存储所述经逐出高速缓冲存储数据而不等待所述元数据。因此，缓冲所述经逐出高速缓冲存储数据以避免或减少停顿写入操作是不必要的。

摘要： 本发明涉及使用标签目录高速缓冲存储器提供可扩展动态随机存取存储器DRAM高速缓冲存储器管理。在一个方面中，提供DRAM高速缓冲存储器管理电路以管理对高带宽存储器中DRAM高速缓冲存储器的存取。所述DRAM高速缓冲存储器管理电路包括标签目录高速缓冲存储器和标签目录高速缓冲存储器目录。所述标签目录高速缓冲存储器存储所述DRAM高速缓冲存储器中频繁存取的高速缓存线的标签，而所述标签目录高速缓冲存储器目录存储所述标签目录高速缓冲存储器的标签。所述DRAM高速缓冲存储器管理电路使用所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录确定与存储器地址相关联的数据是否缓存在所述高带宽存储器的所述DRAM高速缓冲存储器中。基于所述标签目录高速缓冲存储器和所述标签目录高速缓冲存储器目录，所述DRAM高速缓冲存储器管理电路可确定是否可使用所述DRAM高速缓冲存储器和/或系统存储器DRAM执行存储器操作。

摘要： 本发明公开了一种高速缓存存储器和一种使用高速缓存存储器的方法。高速缓存存储器包括指令存储器部分、标签存储器部分和一个或多个外围电路，所述一个或多个外围电路用于接收与存储有特定CPU指令的RAM存储器的地址相对应的CPU地址。所述一个或多个外围电路用于接收指示所述指令存储器部分和所述标签存储器部分将被细分为多路的路数量指示，所述一个或多个外围电路用于基于所述路数量指示来确认所述CPU地址的哪些位形成所述标签部分，并且所述一个或多个外围电路用于基于所确认的CPU地址的标签部分和高速缓存存储器中的标签数据来确定所述特定CPU指令是否存储在所述高速缓存存储器中。

摘要： 本发明公开了一种M路高速缓存存储器和一种使用M路高速缓存存储器的方法。该高速缓存存储器包括多路，每路包括指令存储器部分，其中该指令存储器部分包括多个指令存储器位置，用于存储对多个CPU指令进行编码的指令数据。该高速缓存存储器还包括控制器，用于确定预定数量的高速缓存存储器命中条件中的每一个已发生，以及替换策略电路，用于将多路中的一路确认为经历了所述预定数量的高速缓存存储器命中条件中最少数量的命中。其中，该控制器还用于确定高速缓存存储器未命中条件已发生，并且响应于该未命中条件，使得从RAM中检索到的指令数据被写入替换策略电路确认的路的指令存储器部分。