高速串行总线

摘要： 在列车系统控制领域,各处理单元之间的通信速率和稳定性直接影响了系统的性能.因此,大数据带宽的高可靠性实时通信成了列车控制系统的关键.该文根据ADI公司TS201系列DSP的Link口协议,基于FPGA实现了一种改进的点对点同步高速串行通信总线,在满足高速通信的同时,具有高可靠性的校验和通讯自恢复机制,满足轨道交通领域的特殊应用场合,在列车牵引控制系统中得到了广泛应用.

摘要： 针对民营商业运载火箭"双曲线一号"高可靠、低成本、快响应的要求,设计了一种自定义高速串行总线架构的高集成度箭载综合电子系统.描述了综合电子系统的任务需求、各功能模块原理组成、叠板结构设计、实时操作系统以及飞控软件等关键技术.重点阐述了基于Zynq处理器的主控模块最小系统及通讯接口设计、自定义高速串行总线架构设计.随着双曲线一号首飞试验的成功,作为控制中枢的综合电子系统工作正常,满足民营商业运载火箭强实时性、高可靠性以及高精度控制等要求.

摘要： 分析了常见高速串行总线测试方案的优缺点,针对VPX高速背板结构和信号定义特征,提出了一种低成本的VPX背板高速串行总线的测试方法.该方法以FPGA为运算核心,通过巧妙的结构设计和高速串行电路设计,实现了单次同时测试最多16对高速收发通道,且可进行高速串行总线从物理层、链路层到协议层的信号误码率测试和眼图测试,每通道测试速率可大于10 Gb/s.

摘要： 文章提出了一种基于FPGA的光纤传输板卡设计方法.其核心是通过选配不同的外围硬件电路和FPGA内部模块,实现不同类型系列的板卡,可以大大降低设备/板卡的研发周期和风险.该设计硬件架构简单、集成度高.核心功能采用FPGA实现,其代码可移植.通过移植到国产FPGA,可以大大提高自主可控化.

摘要： 随着半导体技术的迅速发展,FPGA集成的逻辑资源越来越多,随之FPGA配置文件越来越大.配置文件的增大直接导致FPGA固化烧写时间加长.为了缩短固化烧写时间,提出了一种利用高速串行总线实现FPGA配置文件快速烧写的方法.工程实践证明该方法有效可靠,实现简单,固化烧写时间可以缩短到原来的1/10左右.

摘要： 本文介绍了一种基于集中式架构的测量存储系统,解决了测量需求多样化带来的问题,采用的基于高速串行总线的实时存储技术,实现了高速、稳定可靠的设备间数据传输,实现了具备快速重构能力的测量存储系统平台。

摘要： 针对多FPGA芯片验证系统中FPGA端口资源有限的问题,提出了一种基于AXI总线协议的多FPGA片间总线传输方法.首先将所需传输的数据整合到AXI总线上,然后采用高速串行总线对数据进行传输,最后搭建FPGA的原型验证平台,通过vivado软件对传输数据进行分析,实现了多片FPGA间数据的高速传输.该方法不仅克服了FPGA原型验证系统中I/O端口有限的瓶颈,而且可支持任何厂家的FPGA片间传输,具有很强的工程实践性.

摘要： 嵌入式计算机中高性能处理器的普遍使用,使得处理器间数据通信向大吞吐量趋势迅猛发展.RapidIO通信接口以其高传输速率、低传输延时的特性被广泛地应用于新一代嵌入式计算机的设计中.新一代航空嵌入式计算在追求高性能处理能力的同时,稳定可靠的低速航空总线,如ARINC429总线、1553B总线,依然大量使用.而数据传输过程中,高速串行总线与传统航空总线之间数据匹配问题是设计过程中必须考虑的问题.提出了一种使用FPGA实现高速串行总线与传统航空总线数据传输匹配的方法,与传统使用处理器实现传输数据匹配法相比,该方法具有低转换延时、高可靠性等特点.

摘要： 由于FPGA的IO端口数量有限,导致FPGA往往只能搭载少量DDR存储器,限制了大数据应用的内存容量.本文通过对传统DDR存储器接口的改进,利用多种串行接口协议实现了存储数据的高速传输,有效地提升了存储容量.实验中,我们利用少量的IO资源实现了4倍的容量扩展,并且对比评估了不同高速串行接口协议的实现,为基于串行接口的DDR设计实现提供了有益的参考.

摘要： 随着模拟集成电路的迅速发展,AD芯片采样率可以达到1Gsps甚至几Gsps,如何便捷地采集并存储超带宽模拟采样数据成为一个日益迫切的研究课题.本文给出一种基于JESD204B和SRIO高速串行总线的模拟信号采集存储一体机设计方案,具备较强抗恶劣环境能力,有效解决了外场GHz带宽信号便捷安全采集存储的问题,适用于海军舰船、陆地车载、航空机载等环境下的信号采集、存储与分析.

摘要： 数字场景注入设备是探测器导引头信息处理机的性能测试和评价的重要设备.提出了一种基于高速串行总线的通用数字场景注入设备平台设计,描述了该系统的硬件结构、工作流程,详细介绍了图像输出控制器的设计.样机应用于两个不同型号的图像信息处理机的测试,两个被测设备的接口完全不同,但设备改动量小于5％,体现了模块化的优势.

摘要： 为满足武器型号的要求,本文提出一种高性能飞行控制模块的设计实现方案.模块采用符合VITA46/VITA48的VPX标准设计,用高性能多核处理器实现超高数据信号处理性能;采用Serial RapidIO、Gigabit Ethernet二种高速串行总线来满足不同应用的高速数据通信要求;采用交换开关式互连体系结构设计,支持容错/重构和可扩展性,能够满足下一代弹上计算机多通道、多任务的应用需求.

摘要： 论述了某军用高精度,高分辨率天线监控系统中的关键技术的实现方法,深入研究了Windows操作系统下快速中断的引入方法,测试了各种时序下中断服务受影响的程度,使用高速串行总线技术解决轴角编码器数据的快速输出,调试出工程用各硬件层工作线程,设计了整个控制工程监控系统的控制逻辑.

摘要： 三模冗余计算机已经广泛应用在铁路、航空等领域,计算机内部通常采用标准并行总线结构连接,在出现单机故障时采用降级处理方式.设计的三模冗余计算机以动态可重构的高速串行总线为基础,具有内部总线动态容错、标准化扩展和三模冗余系统降级可恢复的特点.

摘要： PCI Express作为第三代高速串行总线的代表，其最大的优点是具有很高的带宽。DMA技术是一种在存储器与高速外设之间直接传输数据的方法，具有传输速度快，CPU开销小等优点.将DMA技术应用于PCI Express总线可以充分发挥其高带宽的优势。本文介绍了一种基于Altera公司开发的PCIExpress IP核的分散-聚集式DMA的设计方法，并用FPGA予以实现。

摘要： 实现了一种支持多主并行处理的抗恶劣环境高性能计算机。采用Intel Xeon LV处理器，利用先进的EDA工具和仿真软件进行高速串行总线的合理布局布线，实现控制和计算模块；根据应用，构建了基于高速互连网络的计算机硬件系统，结合成熟的商用并行软件，对计算机系统并行能力进行了测试；针对抗恶劣环境应用，特别是热设计，通过热分析、建模仿真(Icepak)等手段，实现计算机系统的环境设计。

摘要： 空间技术的发展对数据传输速度提出更高的要求。作为一种高速串行总线协议IEEE-1394能实现高速数据传输，论文以空间应用为背景研究IEEE-1394接口芯片的抗辐射性能。分析了空间辐射对集成电路芯片的影响，指出在空间环境工作的芯片需要一定的抗总剂量特性。对实验的关键技术进行了介绍，即IEEE-1394协议及其物理层和链路层实现芯片TSB43AA82。提出了实验具体的实现方案，实验设备，实验环境，以及实验的流程。最后给出了芯片的抗辐射实验的结果。

摘要： 针对新一代军事装备对嵌入式计算机提出的体系结构需求、功能需求、资源需求、信息处理能力以及通信流量等的需求，结合目前武器系统中计算机种类多、可重用性弱、开发周期长、资源利用率低等问题，研究了基于VPX架构的可定制军用嵌入式计算机标准规范体系架构,以及总线互联拓扑结构、可定制模块拓扑结构、可定制模块Ⅲ核接口规范、可定制平台资源管理与分配调度技术关键技术，实现接口资源可定制和算法资源可定制。

摘要： 针对新一代军事装备对嵌入式计算机提出的体系结构需求、功能需求、资源需求、信息处理能力以及通信流量等的需求，结合目前武器系统中计算机种类多、可重用性弱、开发周期长、资源利用率低等问题，研究了基于VPX架构的可定制军用嵌入式计算机标准规范体系架构,以及总线互联拓扑结构、可定制模块拓扑结构、可定制模块Ⅲ核接口规范、可定制平台资源管理与分配调度技术关键技术，实现接口资源可定制和算法资源可定制。

摘要： 提供一种用于串行总线系统（1）的用户站（10；30）和一种用于在串行总线系统（1）中进行通信的方法。所述用户站（10；30）具有用于对所述用户站（10；30）与总线系统（1）的至少一个其它用户站（10；20；30）的通信进行控制的通信控制装置（11；31）和用于将由所述通信控制装置（11；31）产生的发送信号（TXD）发送到所述总线系统（1）的总线（40）上的发送/接收装置（12；32），从而对于在所述总线系统（1）的用户站（10，20，30）之间交换的消息（45）来说在第一通信阶段（451）中发送到所述总线（40）上的信号的位时间（t_bt）能够不同于在第二通信阶段（452）中发送的信号的位时间（t_bt），其中所述通信控制装置（11；31）被设计用于根据帧（450；450_1；4500）来产生所述发送信号（TXD）并且在所述帧（450；450_1；4500）中插入至少一个字段（FCP；FCP_1；FCP_2），所述字段被设计用于检查，在所述总线系统（1）的接收帧（450；450_1；4500）的用户站（10；20；30）中所述帧（450；450_1；4500）的位元流相较于所预料的帧（450；450_1；4500）是否错开了至少一个位。

摘要： 提供一种用于串行总线系统（1）的装置（12；16；32）和一种用于在串行总线系统（1）中进行通信的方法。所述装置（12；16；32）具有：用于从所述总线系统（1）的总线（40）处接收信号（VDIFF）的接收块（122），其中所述信号（VDIFF）基于发送信号（TxD），用所述发送信号在所述总线系统（1）的用户站（10、20、30）之间交换消息（45），并且其中所述接收块（122）被设计用于在第一通信阶段（451；453、451）中用第一接收阈值（T_a）来接收所述信号（VDIFF）并且在第二通信阶段（452）中用第二接收阈值（T_d）来接收所述信号（VDIFF），其中在所述第一通信阶段（451；453、451）中在所述信号（VDIFF）中隐性的总线状态（401）能够被显性的总线状态（402）覆盖写入并且在所述第二通信阶段（452）中在所述信号（VDIFF）中存在与所述隐性的和显性的总线状态（401、402）不同的总线状态；测评块（151），所述测评块用于用与所述第一接收阈值（T_a）和第二接收阈值（T_d）不同的转换‑接收阈值（T_c）来对来自所述总线系统（1）的总线（40）的信号（VDIFF）进行测评；以及接收阈值切换块（152），所述接收阈值切换块用于：如果所述测评块（151）用所述转换‑接收阈值（T_c）在所述信号（VDIFF）中识别出用于所述发送信号（TxD）的Data_1的总线电平（VDIFF_1），则在时间上有限期地将所述接收块（122）的接收阈值从第一接收阈值（T_a）转换到第二接收阈值（T_d）上。

摘要： 提供了一种用于串行总线系统（1）的用户站（10；20；30；10A至10D）和一种用于在串行总线系统（1）中通信的方法。用户站（10；20；30；10A至10D）具有：用于控制用户站（10；20；30；10A至10D）与总线系统（1）的至少一个其它用户站（20；10；30）的通信的通信控制装置（11；21；31）；用于在总线系统（100）的总线（40）的帧（450；460）中接收由总线系统（1）的用户站（10；20；30；10A至10D）的通信控制装置（11；21；31）产生的发送信号（TXD）和用于从所接收的帧（450；460）产生接收信号（RXD；RXD_A至RXD_E）的发送/接收装置（12；22；32）；和用于在使用至少两个时间量子（TQ）的情况下从由发送/接收装置（12；22；32）产生的接收信号（RXD；RXD_A至RXD_E）检测和评估与总线系统（1）的用户站（10；20；30；10A至10D）的通信连接的质量的连接质量块（15；25；35），其中，所产生的接收信号（RXD；RXD_A至RXD_E）的位的位时间（T_B）分成所述时间量子。

摘要： 提供一种用于串行总线系统（1）的装置（12；32）和一种用于在串行总线系统（1）中进行通信的方法。装置（12；32）具有：发送信号分析模块（151），所述发送信号分析模块用于对应该发送到总线系统（1）的总线（40）上的发送信号（TxD）的边沿进行计数，以便在总线系统（1）的用户站（10、20、30）之间交换消息（45）；接收信号分析模块（152），所述接收信号分析模块用于对从由于发送信号（TxD）而在总线（40）上传输的信号中产生的接收信号（Rx_In）的边沿进行计数，其中对于消息（45）来说，在第一通信阶段（451；453、451）中的信号的总线状态（401、402）不同于在第二通信阶段（452）中接收的信号的总线状态（U_D0、U_D1）；以及用于对下述差进行测评的测评模块（153），所述差从对由发送信号分析模块（151）所计数的边沿与由接收信号分析模块（152）所计数的边沿的比较中得出，其中，对于在总线（40）上的信号传播时间大于接收信号（Rx_In）的位时间（t_b2）的情况来说，测评模块（153）被设计用于发信号通知，差的绝对值是否小于或等于预先确定的数值，或者差的绝对值是否大于预先确定的数值，并且其中，预先确定的数值大于零。

摘要： 本发明为并行总线到RapidIO高速串行总线的转换装置，PowerPC系列处理器芯片7448处理节点的并行总线接口分别与RapidIO总线触发控制模块、存储器读写控制电路模块相连接，第一、二、三静态随机存取存储器分别与存储器读写控制电路模块相连，Initiator Requeest模块、Iresp_handler模块、Target模块分别与第一、二、三静态随机存取存储器连接，支持RapidIO高速串行总线IP CORE的逻辑层提供用户逻辑层接口，该信号接口的分别与Initiator Requeest模块iresp_handler模块、Target模块相连接。

摘要： 本发明属于总线技术领域，具体公开了一种高速串行总线与低速串行总线转换与传输方法，在FPGA中对高速串行总线和低速串行总线的的并行接口部分作封装，利用状态机或者组合逻辑，提取出有效数据，使得并行接口数据可以直接对缓存进行读写操作；本发明技术方案充分发挥了FPGA灵活性的特点，总线的转换方法灵活快速。且实现高速与低速串行总线转换时因为不需要主控芯片，既降低了功耗，又节约了成本，同时还提高了总线的传输效率，保证了系统的低功耗以及高性能设计，在嵌入式领域具有广阔的应用前景。

摘要： 本发明为并行总线到RapidIO高速串行总线的转换装置，PowerPC系列处理器芯片7448处理节点的并行总线接口分别与RapidIO总线触发控制模块、存储器读写控制电路模块相连接，第一、二、三静态随机存取存储器分别与存储器读写控制电路模块相连，InitiatorRequeest模块、Iresp_handler模块、Target模块分别与第一、二、三静态随机存取存储器连接，支持RapidIO高速串行总线IP CORE的逻辑层提供用户逻辑层接口，该接口的信号分别与Initiator Requeest模块iresp_handler模块、Target模块相连接。

摘要： 详细描述中公开的方面包括在高速串行总线上传达低速和高速并行比特流。在一方面中，数据传送方电路将低速并行比特流转换成高速并行比特流，随后基于高速参考频率串行化所转换的高速并行比特流。在另一方面中，如果低速并行比特流被确定存在于高速并行比特流中，则数据接收方电路从高速并行比特流中恢复低速并行比特流。通过基于高速参考频率对低速并行比特流进行串行化和解串行化，可在高速串行总线上传达高速并行比特流和低速并行比特流而无需附加串化器和解串器，从而降低了传送方电路和接收方电路两者中的组件成本和实现复杂性。

摘要： 本发明一种多高速接口的高速串行总线存储装置是针对高速数据采集的数据得不到及时存储这一问题进行设计的，设计中提供了万兆以太网、千兆以太网、RAPIDIO接口，方便与其他的数据采集板进行接口对接。本发利用FPGA芯片管脚资源丰富的优势，并行的对16片eMMC芯片进行读写操作，提高了整板的读写速度。存储芯片选用eMMC芯片，利用eMMC芯片本身的高可靠性特点保障了整板数据的可靠性。由于eMMC芯片遵循统计的接口标准，随着eMMC技术的发展在不改动其他硬件的情况下容易完成存储设备容量和速度的升级。

摘要： 本实用新型公开了一种多高速接口的高速串行总线存储装置。本实用新型是针对高速数据采集的数据得不到及时存储这一问题进行设计的，设计中提供了万兆以太网、千兆以太网、RAPIDIO接口，方便与其他的数据采集板进行接口对接。本发利用FPGA芯片管脚资源丰富的优势，并行的对16片eMMC芯片进行读写操作，提高了整板的读写速度。存储芯片选用eMMC芯片，利用eMMC芯片本身的高可靠性特点保障了整板数据的可靠性。由于eMMC芯片遵循统计的接口标准，随着eMMC技术的发展在不改动其他硬件的情况下容易完成存储设备容量和速度的升级。