静态功耗

摘要： 为解决因大数据环境不断扩大而导致的信息储存高功耗、低效率问题,提出一种基于LSM(Log Structured Merge)树的数据云储存节能优化算法。根据数据存储的数量、大小、网络带宽及链路长度等信息差异性特点,建立数据分片储存判定模型,计算数据在发送和接收时的时间延迟,对比既定参数判定是否需要分片储存。对需要分片储存的数据,通过时间延迟阈值明确在各个节点下所需的服务器功耗、静态功耗以及动态功耗,对平均功耗较大的数据实施分类传输,完成存储节能优化。仿真实验证明,采取所提方法后的云储存环境中冗余数据量明显减少,且处理稳定性较强,平均耗用低于设定阈值,整体算法性能较为优异。

摘要： 针对低电压下静态随机存储器(SRAM)出现的读写性能损失的问题,设计了一种应用于低功耗SRAM的两步控制(DSC)的字线电压辅助电路技术,可以同时实现读和写辅助的功能,降低SRAM的最小工作电压从而降低功耗.写辅助通过字线开启前段的字线过驱(WLOD)实现,提高写数据速度和写阈值(WM);读辅助通过字线开启后段的字线欠驱(WLUD)实现,降低静态噪声,提高稳定性.通过在28nm互补金属氧化物半导体(CMOS)工艺下,对256KbitSRAM进行前仿和后仿仿真验证,结果表明相比于传统结构,应用DSC字线电压技术的SRAM的最小工作电压降低100mV,写时间减小10%,静态功耗降低30%,版图面积增大4%.

摘要： 随着芯片工艺线的不断发展,CMOS集成电路的特征尺寸不断缩小,集成电路的规模越来越大.但是,使用在便携式系统、智能卡领域的芯片却对功耗越来越严格,功耗消耗已经是衡量一款芯片成功与否的重要指标.因此,提高芯片的动态能耗比和降低芯片的待机静态功耗,是业界亟待解决的技术之一.从SoC系统设计的角度出发,介绍了流水线设计、存储器分块访问、无复位端DFF寄存器的使用、系统时钟门控和后端物理低功耗实现等降低系统动态功耗的方法,和多阈值电压、电源门控、管脚和模拟器件静态功耗优化等降低芯片静态功耗的方法,并将其成功应用在了某款超低功耗专用安全芯片设计中.

摘要： 本文针对粗粒度可重构结构,提出一种可根据不同结构参数进行拓展的系统级功耗建模方法.该方法采用层次描述的方法,分别从体系结构、电路和工艺层建立功耗模型,再利用线性模型计算出系统的整体功耗.对比仿真和实测数据的误差,验证了该建模方法的有效性.在探索粗粒度可重构架构的早期,可以应用该方法来评估可重构处理器的功耗.

摘要： 随着工艺节点的进步,SRAM中静态功耗占整个功耗的比例越来越大,纳米尺度的IC设计中,漏电流是一个关键问题.为了降低SRAM静态功耗,本文提出一种字线负偏压技术,并根据不同的工艺角,给出最合适的负偏压大小,使得SRAM漏电流得到最大程度的降低.仿真结果表明,SMIC 40nm工艺下,和未采用字线负偏压技术的6管SRAM存储单元相比,该技术在典型工艺角下漏电流降低11.8%,在慢速工艺角下漏电流降低能到达29.1%.%With the development of semiconductor manufacturing technology , SRAM static power consumption in the proportion of the total power consumption is more and more serious. Leakage is a key issue in the nanoscale IC design. In order to reduce the static power consumption of SRAM , this paper proposes a negative word line technique , and gives the most appropriate negative bias voltage under different corners, which can lead to a maximum decrease of cell leakage.The simulation results show that under the SMIC 40 nm process, the technology can reduce 11.8% in the typical corner, and 29.1% in SNSP corner, comparing 6T-SRAM without this technology.

摘要： 本文介绍了一种减小DRAM节电模式下静态功耗的电路及方法.通过降压器件和输出选择器件,使得DRAM芯片在正常操作模式下,仍然使用预定的内部供电电压;而在节电模式下,使用一个降低了的内部供电电压.从而实现了既不增加芯片面积,又能实现大大减小DRAM节电模式下静态功耗的功能.

摘要： 随着集成电路工艺进入超深亚微米和纳米数量级,单位面积上的功耗消耗和电流密度明显上升,而这会导致超大规模集成电路中电源网络的IR Drop问题,对于超大规模集成电路进行IRDrop分析就成为必要.为了提高深亚微米工艺下低功耗芯片的性能和成品率,有必要对超大规模低功耗芯片的IR Drop成因进行研究,并运用EDA工具对其进行分析,通过IR Drop分析结果找出芯片电源网络的缺陷,并对IR Drop敏感区域进行相关干预,并获得预期的改善.

摘要： 随着便携式设备的使用越来越多,以电池为供电系统的电子设备的静态功耗则成为首要关心的参数.电子产品在出厂和到用户的这段时间,是一个不确定的时间因素,在这期间,电池的电量得不到及时的补充,如果功耗偏大,则会影响到电子设备的使用寿命和用户体验.针对这个问题介绍了一种基于MCU的在电池供电系统中静态功耗为零的方法,并阐述了这种方法的应用方向.

摘要： 恒流源压电陶瓷驱动电源具有结构简单及频响好等优点,但静态功耗高是其突出缺点。该文提出了一种改进的恒流源压电陶瓷驱动电源,在静态功耗一定的情况下,提高了其动态输出能力及竞争能力。该改进型压电陶瓷驱动电源的样机具有2.4~300V的输出电压范围,在静态恒定电流为0.1A时,动态输出电流最大可达0.44A。基于恒流源的高压驱动电源,驱动电压主要由驱动管的耐压决定,原理上可得到远高于现有高压运放的水平,在高压压电陶瓷驱动方面有广阔的前景。

摘要： 本文对使用以单片机为核心、采用电池供电的智能仪器仪表(如智能水表、煤气表等),提出了一种静态功耗为零的设计方法,对该方法进行了理论分析,给出了设计要求,用该方法设计的智能仪器仪表,其静态功耗为"零",从根本上解决了静态功耗的耗能问题,结合降低动态功耗的一些方法,可以实现超低功耗的智能仪器仪表,并具有抗干扰能力强、寿命长等特点,实验结果证实了该方法的有效性.

摘要： 电源关断(PSO:Power Shut-off)技术是一种对降低静态功耗非常有效的技术手段,它采用睡眠晶体管来动态控制功能电路的供电电源,在功能电路不工作时,功能管理部件便会关闭晶体管,功能电路的电源即被切断,以此降低电路在不工作时的静态功耗.本文基于某16核国产X处理器,提出一种电源关断方案,并对电源控制模块进行功能验证.

摘要： 集成电路制造工艺缩减到40nm以下之后,静态功耗问题已经极大地影响了集成电路的设计思想.本文详细论述了MOS管中的泄漏电流产生的原因以及静态随机存储器中静态功耗的产生原理,并且提出了一种在40nm工艺下晶体管堆叠技术与可变阈值电压相结合的低功耗设计方法.模拟结果表明:利用这种低功耗设计方法改进之后的电路能够有效地降低亚阈值泄漏电流引起的静态功耗.

摘要： 过去运用正向体偏压技术设计的低功耗电路存在一个缺陷,即晶体管截止后的漏电流随着阈值电压的减小而迅速增大,增加了电路的静态功耗。本文采用了自适应体偏压技术弥补了这个缺陷,改进了低压低功耗电路的设计技术。同时介绍了用这种技术设计的低压施密特触发器,工作电压为1.4V,延迟宽度为0.6V,功耗仅为7.3540uW。

摘要： 本文开展了RF脉冲对CMOS数字电路闩锁效应实验研究.闩锁效应是CMOS数字电路的一个固有传统重要失效机理,ESD脉冲、宇宙空间射线、重粒子等均可触发CMOS电路闩锁效应.本文通过CMOS数字电路单元器件反相器输入端口直接注入单次RF脉冲实验研究结果表明,反相器输出除发生逻辑电平扰乱、逻辑翻转效应外,RF脉冲也可以触发反相器闩锁效应,且触发闩锁脉冲具有能量阈值规律,即所需RF脉冲功率与脉冲宽度成反比关系,但所需脉冲能量一致.对应SPICE模拟显示反相器处于闩锁状态时,器件直流静态工作电流同比为正常值(输入为逻辑高电平)6600倍.伴随着器件集成度提高,器件尺寸变得越来越小,器件功耗问题愈显突出的情况下,静态功耗的大幅增加将使这类CMOS器件微波敏感度更高.

摘要： 本文设计了一种基于堆栈效应的漏电流模拟器,并提出了通过该模拟器,利用测试向量中特有的不确定位以优化测试中静态功耗的方法.实验表明,在不影响故障覆盖率的前提下,该方法能够有效优化测试中的静态功耗,并且测试向量中的不确定位所占比例越多,优化的效果越明显.

摘要： 本发明提供一种采用静态写技术减小写功耗的静态随机存储器，位线预冲电信号产生电路在时钟的上升沿检测写使能是否有效，如果写使能信号有效，则位线预冲电信号无效；否则，位线预充电信号有效，即在写操作时位线预冲电信号无效。静态写驱动器的由反相器和三态门组成，当写使能有效时，静态写驱动器的输出直接驱动位线。与传统的静态随机存储器相比，本发明在写操作时，不需要对位线进行预充电操作。当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，因此位线不发生反转，从而节省功耗。在写数据的翻转概率为二分之一的情况，本发明与传统的设计相比，写位线翻转功耗降低50%。

摘要： 本发明提供一种采用静态写技术减小写功耗的静态随机存储器，位线预冲电信号产生电路在时钟的上升沿检测写使能是否有效，如果写使能信号有效，则位线预冲电信号无效；否则，位线预充电信号有效，即在写操作时位线预冲电信号无效。静态写驱动器的由反相器和三态门组成，当写使能有效时，静态写驱动器的输出直接驱动位线。与传统的静态随机存储器相比，本发明在写操作时，不需要对位线进行预充电操作。当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，因此位线不发生反转，从而节省功耗。在写数据的翻转概率为二分之一的情况，本发明与传统的设计相比，写位线翻转功耗降低50%。

摘要： 本实用新型提供一种采用静态写技术减小写功耗的静态随机存储器，位线预冲电信号产生电路在时钟的上升沿检测写使能是否有效，如果写使能信号有效，则位线预冲电信号无效；否则，位线预充电信号有效，即在写操作时位线预冲电信号无效。静态写驱动器的由反相器和三态门组成，当写使能有效时，静态写驱动器的输出直接驱动位线。与传统的静态随机存储器相比，本实用新型在写操作时，不需要对位线进行预充电操作。当出现连续的写“0”或写“1”操作时，由于位线上保持的数据与需要写入的数据相同，因此位线不发生反转，从而节省功耗。在写数据的翻转概率为二分之一的情况，本实用新型与传统的设计相比，写位线翻转功耗降低50%。

摘要： 本发明公开了超低静态功耗的LDO电路，包括：电压输出端，用于输出调制后的稳定电压；接入电源的功率晶体管回路模块，并且功率晶体管回路模块与电压输出端相连；接地的电阻反馈回路模块，并且电阻反馈回路模块还与功率晶体管回路模块相连；接入基准电压的增益放大级模块，并且增益放大级模块还与电阻反馈回路模块、功率晶体管模块相连；接地的漏电流吸收模块，并且漏电流吸收模块还与功率晶体管回路模块相连。本发明所公开的LDO电路，在负载电流为零时能够吸收电路产生的漏电流，使得静态电流能够释放，防止由于具有较高电阻的电阻反馈回路模块所导致的输出电压升高，既能够延长负载电路的使用寿命，又保证了输出电压的稳定。

摘要： 本发明提供了一种静态功耗自动配置的低功耗前端读出电路及设计方法，属于低功耗前端读出集成电路结构领域。通过设计静态功耗可配置的前置放大器和全自动配置自动配置逻辑，根据不同情况下设定的阈值电压来实现前端读出ASIC的模拟前端电路静态功耗的动态管理，从而实现了在不同探测能量下限的条件下，前端读出ASIC工作在最低的功耗且满足触发率的目标。通过本发明中数字辅助的方法实现了模拟前端静态功耗的全自动管理，使前端读出ASIC可以获得更低的功耗并且适合工艺尺寸缩小的低功耗设计趋势。

摘要： 本发明提供一种自适应的超低静态功耗漏电泄放电路，包括误差放大器EA，PMOS功率管MP1，PMOS管MP2，PMOS管MP3，PMOS管MP4，所述误差放大器EA的正相输入端与反馈电压VFB相接，反相输入端与基准电压VREF相接，PMOS功率管MP1的源极与输入电压VDD相接，漏极与分压电阻串RF1、分压电阻串RF2相接，栅极与误差放大器输出端相接；本发明通过PMOS管MP2、PMOS管MP3、PMOS管MP4构成一种自适应的超低功耗漏电泄放电路，解决了在全工艺角、温度、电压下的LDO在空载时PMOS功率管MP1的漏电过大导致电路无法形成正常的负反馈的问题，并且在通常状态下，PMOS管MP2、PMOS管MP3、PMOS管MP4构成的电路处于截止状态，具有超低的静态功耗。

摘要： 本发明涉及开关控制技术领域，特别涉及一种静态低功耗滑动式开关及其检测控制方法，包括滑片，所述滑片包括ON端和OFF端；下拉电路，所述下拉电路包括第一下拉电路和第二下拉电路，所述ON端与所述第一下拉电路相连接，所述OFF端与所述第二下拉电路相连接；与现有技术相比，本发明通过于滑片的两端分别接下拉电路，进入睡眠模式之前控制滑片与接触端连接一端的下拉关闭，未与接触端接触连接一端的下拉开启，进入睡眠模式后可以在不影响唤醒功能的前提下避免了原始方式直接开下拉从供电电源到内部下拉造成静态功耗高的问题，且精简的结构无需增加外部下拉电路的额外成本。

摘要： 本申请公开了一种减小FPGA芯片静态功耗的系统架构，涉及芯片领域，FPGA芯片包含最小逻辑资源块、IO管脚和功率控制网络；功率控制网络将最小逻辑资源块之间的逻辑器件互相连接，用于控制最小逻辑资源块的供电；功率控制网络与FPGA芯片的控制电源连接，并根据接收的控制信号控制控制电源对最小逻辑资源块的供电。本发明通过在FPGA芯片内部布局功率控制网络，以此达到对最小逻辑资源块的供电控制，对未布局和未使用的逻辑资源断开供电，减小静态功耗。

摘要： 本实用新型公开了一种超低静态功耗的LDO电路，包括：电压输出端，用于输出调制后的稳定电压；接入电源的功率晶体管回路模块，并且功率晶体管回路模块与电压输出端相连；接地的电阻反馈回路模块，并且电阻反馈回路模块还与功率晶体管回路模块相连；接入基准电压的增益放大级模块，并且增益放大级模块还与电阻反馈回路模块、功率晶体管模块相连；接地的漏电流吸收模块，并且漏电流吸收模块还与功率晶体管回路模块相连。本实用新型所公开的LDO电路，在负载电流为零时能够吸收电路产生的漏电流，使得静态电流能够释放，防止由于具有较高电阻的电阻反馈回路模块所导致的输出电压升高，既能够延长负载电路的使用寿命，又保证了输出电压的稳定。

摘要： 一种低静态功耗抗单粒子翻转的静态随机存取存储器，解决了现有SRAM存储器静态功耗较高及易受到单粒子翻转的影响的问题，属于集成电路技术领域。本实用新型采用12个晶体管，其中PMOS晶体管P1～P4和NMOS晶体管N1～N2为上拉晶体管，NMOS晶体管N3～N4、N7～N8为下拉晶体管，NMOS晶体管N5～N6为存取晶体管。这些上拉、下拉和存取晶体管形成四个存储节点，即节点Q、QN、S1和S0。字线(WL)与存取晶体管的栅极相连，位线BL和BLN与存取晶体管的漏极(或源)相连。本实用新型的存储器能够正确地实现读、写和保持操作，且使四个节点存在抗单粒子翻转恢复机制，实现低静态功耗抗多节点翻转。