随机存取存储器

摘要： 低密度奇偶校验码(Low Density Parity Check Code,LDPC)是一种可接近香农容量限的分组码,具有纠错能力强、编码效率高、码率灵活可选等特点,但在编码方面,直接根据生成矩阵编码的运算量大,对硬件现场可编程门阵列(Field Programmable Gate Array,FPGA)计算和存储能力要求高。因此,提出一种以非0元素的位置表示法来代替原稀疏矩阵的值表示法,更经济地利用FPGA的随机存取存储器(Random Access Memory,RAM)资源,以移位寄存器方式实现LDPC码的编码方式,采取流水线结构减少FPGA硬件逻辑资源,通过矩阵变换,大大降低了RAM存储资源,节省了编码器的硬件资源。

摘要： 针对硬X射线调制望远镜(HXMT)卫星总线控制器(BC)端和远程终端(RT)1553B总线芯片的使用特点,提出了一种针对性的容错设计.通过上注指令,触发计算机检测总线芯片随机存取存储器(RAM)区故障范围,并根据故障情况,使用RAM备份区域替换故障区域,从而使故障芯片恢复正常.在HXMT卫星及后续遥感卫星中,对此方法进行了软件实现和验证,结果表明:该方法可灵活便捷地处理多种总线芯片RAM区故障,避免了采用传统在轨维护方法给整星安全带来的风险.

摘要： MRAM静态随机存取存储器是一种具有静止存取功能的内存,不需要刷新电路技能保存它内部存储的数据。它的主要优点是速度快,不必配备刷新电路,可提高整体的工作效率。集成度低,功耗大,相同容量的体积较大,而且价格较高。但在串行低速数据到并行高速数据转换的过程中,存储器起的是数据缓冲作用。为了达到更高的传输速度和更大的传输容量,

摘要： 俄罗斯科学院无线电：r程和电子学研究所、莫斯科技术大学，以及法国李尔大学、法国国家科学研究院的研究人员联合研制出了一种新型磁电内存——MELRAM（磁电随机存取存储器）。该内存结合了传统电子内存的高速和磁介质的低功耗特性，应用前景广阔。

摘要： 近年来,磁性随机存取存储器（MRAM）在计算机存储领域的应用崭露头角.其在内存和中央处理器断电的情况下,也能保存信息,节约能源.但是,提高能源效率的代价是降低速度.MRAM面临的一个主要挑战是加快1bit信息的写入速度,使其短于10ns.

摘要： 文章对短时傅里叶变换(short-time Fourier transform,STFT)算法原理进行了研究分析,运用MaxplusⅡ软件设计实现了快速短时傅里叶变换的可编程逻辑器件,详细地研究了基4蝶形处理单元的设计和旋转因子的地址生成规律,在满足时频率分辨率的条件下提高了运算速率、降低了运算度,并在高速率运行环境下达到了低频信号设计要求,节省了硬件资源.通过软件仿真研究分析,证明该设计的合理性.

摘要： 一个国际团队研发出一种新奇技术,他们将高性能磁性存储芯片移植到一块柔性塑料表面,且无损其性能,得到的透明薄膜状柔性＂智能塑料＂芯片有优异的数据存储和处理能力,有望成为柔性轻质设备设计和研制的关键元件。据每日科学网19日报道,在最新研究中,科学家首先将氧化镁基磁性隧道结（MTJ）种植在一个硅表面,接着蚀刻掉下面的硅,随后使用一种转印方法，在一个由聚对苯二甲酸乙二醇酯制成的柔性塑料表面，植入了—个磁性存储芯片。

摘要： 偶尔检查家里的暖通空调系统是预防性维护的一个很好示例——对于保持它们正常运行很重要。但假如您能预测到加热器将在两个月后失灵，而此时正值严冬时节，您会怎样做？基于正确的信息，可以制定计划，更换装置，避免紧急维修，以及其它一同出现的不便。

摘要： 超低功耗MSP430FR231x FRAM微控制器(MCU)系列包含几款器件,采用嵌入式非易失性FRAM和不同的外设集,面向各种感应和测量应用。该架构、FRAM和外设,结合大量低功耗模式,可以延长便携式和无线传感应用的电池寿命。FRAM是一种新型非易失性存储器,集SRAM的速度、灵活性与耐用度和闪存的稳定性和可靠性于一身,但总功耗更低。MSP430FR231x FRAM MCU是世界上首款具有可配置低泄露电流感应放大器的微控制器,

摘要： 美国加州大学戴维斯分校的科学家研制出一款包含1000个核心的中央处理器（CPU）。这块处理器包含6.21亿个晶体管,每秒可完成1.78万亿次运算,被认为是迄今核心数量最多的CPU。这块CPU取名KiloCore,是世界上首个千核处理器芯片,也是目前由大学研制的时钟频率最高的处理器。

摘要： 同步动态随机存取存储器(SDRAM)以其价格低、体积小、速度快、容量大的优点,广泛应用在服务器、工作站和PC机上.本文将研究DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM等3种同步动态随机存取存储器,分析与比较它们的特性,并针对它们的特点给出其使用范围。

摘要： RAM测试在许多方面不同于传统的随机逻辑测试,RAM阵列故障可用步进测试算法或其它的线性测试算法检测,但这些测试算法不能检测CMOS地址译器中的某些开路故障.本文在分析CMOS RAM地址译码器开路缺陷的基础之上,提出了一种简单的地址译码器测试算法,在不降低测试效率的前提下,补充到步进测试算法或其它线性测试算法上,可有效地提高RAM测试故障被测度.

摘要： RAM测试在许多方面不同于传统的随机逻辑测试,RAM阵列故障可用步进测试算法或其它的线性测试算法检测,但这些测试算法不能检测CMOS地址译器中的某些开路故障.本文在分析CMOS RAM地址译码器开路缺陷的基础之上,提出了一种简单的地址译码器测试算法,在不降低测试效率的前提下,补充到步进测试算法或其它线性测试算法上,可有效地提高RAM测试故障被测度.

摘要： RAM测试在许多方面不同于传统的随机逻辑测试,RAM阵列故障可用步进测试算法或其它的线性测试算法检测,但这些测试算法不能检测CMOS地址译器中的某些开路故障.本文在分析CMOS RAM地址译码器开路缺陷的基础之上,提出了一种简单的地址译码器测试算法,在不降低测试效率的前提下,补充到步进测试算法或其它线性测试算法上,可有效地提高RAM测试故障被测度.

摘要： RAM测试在许多方面不同于传统的随机逻辑测试,RAM阵列故障可用步进测试算法或其它的线性测试算法检测,但这些测试算法不能检测CMOS地址译器中的某些开路故障.本文在分析CMOS RAM地址译码器开路缺陷的基础之上,提出了一种简单的地址译码器测试算法,在不降低测试效率的前提下,补充到步进测试算法或其它线性测试算法上,可有效地提高RAM测试故障被测度.

摘要： RAM测试在许多方面不同于传统的随机逻辑测试,RAM阵列故障可用步进测试算法或其它的线性测试算法检测,但这些测试算法不能检测CMOS地址译器中的某些开路故障.本文在分析CMOS RAM地址译码器开路缺陷的基础之上,提出了一种简单的地址译码器测试算法,在不降低测试效率的前提下,补充到步进测试算法或其它线性测试算法上,可有效地提高RAM测试故障被测度.

摘要： 本发明提供一种静态随机取存储器(SRAM)单元及静态随机取存储器和电子装置，涉及半导体技术领域。该SRAM单元包括：交叉耦合的第一反相器和第二反相器，其中，所述第一反相器包括第一上拉晶体管和第一下拉晶体管，所述第二反相器包括第二上拉晶体管和第二下拉晶体管，所述第一反相器具有第一存储节点，所述第二反相器具有第二存储节点；接在读位线和低电平之间的读传输晶体管；所述读传输晶体管的栅极通过第三反相器与所述第一存储节点或第二存储节点相连，所述第三反相器包括读上拉晶体管和读下拉晶体管。该SRAM单元相比8T SRAM单元可以在静态总漏电流增加较小的前提下，显著增大读电流。该SRAM和电子装置具有本发明的SRAM单元，因而具有类似的优点。

摘要： 本发明描述用于操作一或若干铁电存储器单元的方法、系统及装置。一种方法包含：确定对第一存储器单元阵列的第一存储器单元还是第二存储器单元阵列的第二存储器单元进行存取，其中耦合到所述第一存储器单元的第一数字线耦合到包含感测放大器的分页缓冲寄存器。所述方法进一步包含：至少部分地基于确定对所述第二存储器单元阵列的所述第二存储器单元进行读取而操作传送门，其中所述传送门经配置以通过所述第一数字线而将耦合到所述第二存储器单元的第二数字线选择性地耦合到所述分页缓冲寄存器。

摘要： 一些实施例包含存储及检索电阻式随机存取存储器RRAM阵列的数据的方法。所述阵列被细分为多个存储器位，其中每一存储器位具有至少两个存储器单元。通过同时改变存储器位内的所有存储器单元的电阻状态而编程所述存储器位。通过确定通过所述存储器位内所有存储器单元的总电流来读取所述存储器位。一些实施例包含具有多个存储器单元的RRAM。通过位线/字线组合唯一地寻址所述存储器单元中的每一者。存储器位含有耦合在一起的多个存储器单元，其中每一存储器位内的所述耦合的存储器单元处于彼此相同的电阻状态中。

摘要： 本发明涉及用于将查找表随机存取存储器元件重新用作配置随机存取存储器元件的方法和装置。可编程集成电路可以包括配置随机存取存储器（CRAM）单元和查找表随机存取存储器（LUTRAM）单元。可编程集成电路可以包括CRAM列和至少两个LUTRAM列，所述至少两个LUTRAM列中的第一部分可作为LUTRAM单元操作并且所述至少两个LUTRAM列中的第二部分被重新用作CRAM单元。存储器单元中的每个具有配置写端口和读端口。第一部分的配置写端口可被选通，而第二部分的配置写端口没有选通逻辑。LUTRAM列中的存储器单元的读端口仅在单元的第一部分在RAM模式中操作并且当前正被访问时才可被屏蔽。

摘要： 本申请案涉及铁电随机存取存储器‑动态随机存取存储器混合存储器。本发明描述用于操作一或若干铁电存储器单元的方法、系统及装置。一种方法包含：确定对第一存储器单元阵列的第一存储器单元还是第二存储器单元阵列的第二存储器单元进行存取，其中耦合到所述第一存储器单元的第一数字线耦合到包含读出放大器的分页缓冲寄存器。所述方法进一步包含：至少部分地基于确定对所述第二存储器单元阵列的所述第二存储器单元进行读取而操作传送门，其中所述传送门经配置以通过所述第一数字线而将耦合到所述第二存储器单元的第二数字线选择性地耦合到所述分页缓冲寄存器。

摘要： 一种集成电路(IC)装置包含静态随机存取存储器(SRAM)阵列以及电阻式存储器(电阻式存储器)阵列。所述电阻式存储器阵列中的第一组可编程电阻性元件用以存储来自所述SRAM阵列中的存储器单元的数据。读出放大器电路可耦合到所述SRAM阵列和所述电阻式存储器阵列。仲裁器被配置成断言电阻式存储器启用信号，以在电阻式存储器读取操作期间将所述读出放大器电路耦合到所述电阻式存储器阵列且将所述读出放大器电路从所述SRAM阵列去耦，以及在SRAM读取操作期间将所述读出放大器耦合到所述SRAM阵列且将所述读出放大器电路从所述电阻式存储器阵列去耦。

摘要： 一些实施例包含存储及检索电阻式随机存取存储器RRAM阵列的数据的方法。所述阵列被细分为多个存储器位，其中每一存储器位具有至少两个存储器单元。通过同时改变存储器位内的所有存储器单元的电阻状态而编程所述存储器位。通过确定通过所述存储器位内所有存储器单元的总电流来读取所述存储器位。一些实施例包含具有多个存储器单元的RRAM。通过位线/字线组合唯一地寻址所述存储器单元中的每一者。存储器位含有耦合在一起的多个存储器单元，其中每一存储器位内的所述耦合的存储器单元处于彼此相同的电阻状态中。

摘要： 一种阻变随机存取存储器，包括：存储单元，其包括电阻根据写入操作而变化的电阻元件，并且根据电阻元件的电阻来存储数据；参考电阻元件，其电阻被设置为第一值；电压线，其在第一写入操作期间被设置为第一电压，在该第一写入操作期间，电阻元件的电阻从高于第一值的第二值变为第一值；以及电压控制电路，其布置在两个电阻元件的第一端之间。在第一写入操作期间，所述电压控制电路调节从所述电压线供应的第一电压的值，以减小流过两个电阻元件的电流之间的差，并将调节后的第一电压供应给两个电阻元件的第一端。

摘要： 本申请公开了一种静态随机存取存储器单元结构，包括第一反相器、第二反相器、第三NMOS管、第四NMOS管和第五NMOS管；第一反相器的输出端连接第二反相器的输入端，第二反相器的输出端连接第一反相器的输入端；第三NMOS管的源极或漏极与第一反相器的输出端相连接；第四NMOS管的源极或漏极与第二反相器的输出端相连接；第五NMOS管的栅极与第二反相器的输出端相连接。本申请的静态随机存取存储器单元结构，具有栅端读出晶体管，能够将静态随机存取存储器单元结构的读操作和写操作完全去耦合，能够避免读操作时对存储数据干扰，提升了读操作能力，极大地提高了噪声裕度窗口，使静态随机存取存储器单元结构更适合低电压、低功耗的应用场景。

摘要： 本申请公开了一种静态随机存取存储器单元结构及静态随机存取存储器。该静态随机存取存储器单元结构包括第一反相器、第二反相器、第三全耗尽绝缘体上硅NMOS管和第四全耗尽绝缘体上硅NMOS管；第一反相器的输出端连接第二反相器的输入端，第二反相器的输出端连接第一反相器的输入端；第三全耗尽绝缘体上硅NMOS管的源极/漏极与第一反相器的输出端相连接，第三全耗尽绝缘体上硅NMOS管的漏极/源极连接写位线；第四全耗尽绝缘体上硅NMOS管的栅极与第二反相器的输出端相连接。本申请采用全耗尽绝缘体上硅MOS管，可以保证保持状态下的静态噪声裕度、提升读状态下的抗干扰能力，并在高密度集成的情况下提高存储器读出及写入时的速度。