闪速存储器

摘要： 提出一种利用多片NAND FLASH组合成存储阵列以及2片AD转换芯片通过FPGA的控制组合为一个高速固态采集存储系统,并使用FPGA对NAND FLASH进行流水线操作使得存储速度达到最大,满足采集系统产生的数据的速度,使数据完整保存,并提出一种有效的针对NAND FLASH坏块管理方法,使得NAND FLASH进行可靠的数据存储,并且由上位机读取回来的数据完整可供分析.

摘要： 本文主要对闪速存储器(闪存)的接口类型和应用进行浅析.通过对闪速存储器的NOR型和NAND型所涉及到的各种接口分类、接口应用的时序和传输方式的比较,进一步的阐明了闪速存储器接口的特性和应用的趋势.

摘要： 当前的先进动态测试系统往往需要高速高精度的采集前端,如何实现对大量实时数据的高速存储成为研究热点.在此背景下本文提出一种实现大容量高速存储系统的设计方案.存储模块是由NAND Flash存储芯片组成的4X4存储阵列,以FPGA为载体的SOPC系统作为存储模块的控制核心.根据NAND Flash芯片结构特性,采用位扩展和并行总线技术,增大了存储系统容量;同时多通道流水线的数据加载方式的实现使Flash的编程时间得到了充分利用.在存储过程中,对4个子存储模块的无效块进行统一标识管理,让CPU能快速准确的定位到有效块地址值,保证存储过程的连续性.本系统能实现存储速度64MB/s,存储容量16GB.

摘要： 针对低成本、小型化的数据记录系统的应用,提出了一种数据缓存技术解决方案。存储模块是由闪速存储器芯片（NAND Flash）组成的存储阵列,以FPGA为载体的SOPC系统作为存储模块的控制核心。分析存储系统的结构及控制平台的实现过程,并对系统工作原理及并行分路技术进行讨论。深入研究Flash阵列的存储过程,提出最小FIFO缓存容量的设计,利用FPGA内部的RAM资源构建了最小容量的FIFO。系统保持高速存储的同时,利用了相对较小的资源,降低了系统的成本,提高了系统的效率。通过测试最后能得出对应的闪存阵列只需%For low cost,small application of the data recording system,a data cache technology solutions.Flash memory storage module is a chip （NAND Flash） consisting of storage arrays,the FPGA SOPC as the carrier control system as the core of memory modules.Analysis of the structure of the storage system and control platform for the realization of the process,and the system works and discuss the parallel splitting technology.Flash array depth study of the storage process,propose to minimize the FIFO cache design,the use of FPGA resources to build the internal RAM minimum capacity of FIFO.While maintaining high-speed storage system,using a relatively small resources,reducing system cost and improve the efficiency of the system.

摘要： 针对单片闪速存储器NAND FLASH容量相对小、存储速度相对低且存在随机无效块等问题,提出一种由单片NAND FLASH构建大容量高速存储阵列并根据阵列的结构特点管理无效块的方法.深入分析阵列存储方式及位扩展、时分多路复用等关键技术,针对复杂的阵列组成提出四种无效块管理机制:全相关、全独立、行相关、列相关等.各相关模块独立建立无效块标识区,统一管理本相关模块的无效块,保证存储过程中CPU能快速定位到有效块地址值.最后通过实验验证了系统的存储容量和存储速度均达到预期目标.%For NAND FLASH memory' s issues such as relatively small volume, low - speed and invalid blocks, is proposed by a single high - speed large - capacity FLASH memory array constructed and managed according to the structural characteristics of the array invalid block approach. Then the mode of storage arrays and the key technologies include bit- extended and time division multiplexing were analyzed. For the composition of the complex array of four invalid block management system: full correlation, fully independent, row correlation, column correlation. Establishing the relevant module invalid block ID area, the unified management of invalid blocks of the related modules to ensure the stored procedure CPU can quickly locate the valid block address values. Finally, experimental verification of the system's storage capacity and memory speeds are up to expectations.

摘要： This paper presents a design to achieve large-capacity high-speed FLASH array storage system by flash memory. Based on FLASH memory chip' s configuration, we use bit extensions, parallel bus and multi-channel line technology to increase the storage capacity of memory and storage speed. Using a relatively small volume, low-speed FLASH memory constructed high-speed large-capacity FLASH array storage systems, and established the effective table to recognize invalid block and valid block. Each module manage the valid block address independent in the storage process to ensure that the storage system stability and efficiency. This method is verified by experiments stored in the storage system, to achieve speed of up to 64MB / s and 32GB storage capacity can reach.%针对单片闪速存储器FLASH容量小、存储速度慢的缺点,提出一种利用FLASH实现大容量高速阵列存储系统的设计方案;根据FLASH存储器芯片结构特性,采用位扩展、并行总线及多通道流水线存储技术提高了存储容量与存储速度,并且实现了对存储阵列的无效块识别与有效块表的建立,在存储过程中各个模块对其有效块地址进行独立管理,保证存储系统的稳定性和高效性;通过试验验证按此方法实现的存储系统存储速度可达到64MB/s,存储容量能达到32GB,用相对小容量、低速的FLASH存储器构建了大容量高速阵列存储系统.

摘要： 设计了一种以FPGA为载体的SOPC的存储式低成本数据采集系统,在分析MAX1308模数转换器特性及转换时序的基础上,完成TADC的连接及其外围电路设计.通过编程FPGA内部软核处理器microblaze和自定义数据采集IP核控制整个系统的时序状态,实现处理器和硬件控制器为核心的数据采集系统.实验结果表明,该设计能够实现低成本高速采集,多路同时采集速度达到16Mb/s,并使用闪速存储器FLASHY实现高速存储.

摘要： 设计了一种以FPGA为载体的SOPC的存储式低成本数据采集系统,在分析MAX1308模数转换器特性及转换时序的基础上,完成了ADC的连接及其外围电路设计。通过编程FPGA内部软核处理器microblaze和自定义数据采集IP核控制整个系统的时序状态,实现处理器和硬件控制器为核心的数据采集系统。实验结果表明,该设计能够实现低成本高速采集,多路同时采集速度达到16Mb/s,并使用闪速存储器FLASH实现高速存储。

摘要： 在研究传统语音录放电路的基础上,提出了一种基于AT89S52的音频信号采集、存储与处理系统.该系统以单片机AT89S52为控制器,采用键盘和LCD作为人机界面,ADC0809采集音频信号,扩展8 MB闪速存储器K9F6408U0A作为数字化音频信号的存储器,通过软件滤波滤除噪音;采用PWM产生声音的原理,使存储在Flash中的音频数据控制PWM每个波形的占空比,通过低通滤波器将声音从PWM的脉冲中分离,并驱动扬声器.实验表明:8 kHz采样频率和8位采样位数可获得清晰的语音以及较好的音乐声,语音存储时间达15 min.

摘要： 基于闪速存储器的电可擦除重写及掉电保护等优良性能,设计采用闪速存储器Am29F010和AT89C52微处理器的数字记录仪以取代原有的打印存储方式,从而提高了数据存储的可靠性、有效性及后续处理的灵活性,节省了资源.

摘要： 闪速存储器是目前固态盘设计中最常用的半导体器件，由于闪速存储器的特点，在使用它的过程中要采用一些特殊的方法。该文分析了闪速存储器存在的问题，着重地讨论了垃圾收集、磨损均衡、坏bit替换等设计方法。

摘要： NAND型Flash存储器以其读写速度快,存储密度大,可擦除,I/O口命令、地址、数据线复用和接口便利等特点,正成为大型数据存储;如数字录音、图像存储、嵌入式文件系统等领域的首选载体.本文以Samsung公司的NAND型Flash存储器K9K1G08U0M为例给出Flash的结构和工作原理,并重点介绍了与ALTERA公司的FPGA:EPF10K30E的硬件接口电路及对闪速存储器操作的硬件逻辑实现方法.

摘要： NAND型闪速存储器采用串行结构,I/O端口既作为地址和命令的输入口,又作为数据的输入/输出口,与微控制器的接口简单.笔者介绍了基于新型大容量NAND型闪存和微控制器所构成的Holter记录仪的原理、硬件结构和软件设计方法.该记录仪具有体积小、功耗低、可靠性高和使用寿命长等特点,能记录3导联、24小时全信息心电数据.带USB接口的设计保证了与计算机的高速数据传输和良好的人机界面.

摘要： 随着市场需求的不断发展,用户在使用电子衡器时往往需要根据实际情况改变或定制已成型产品的功能,特别是在超市、连锁店这类的应用中尤其如此以往的软件更新方法是由专业技术人员去现场更换设备中存储程序的存储器芯片.这样的做法不仅不方便,而且成本高,易损坏设备.本文将介绍在以使用Intel MCS-51单片机的电子衡器系统中,使用用户现场可再编程的Flash Memory(闪速存储器)存储程序代码的三种基本方案,并分析了各方案的优缺点.使用了Flash Memory的电子衡器将可以由用户在使用现场对设备进行软件再编程,而且无需拆卸设备.

摘要： 本文重点介绍大容量闪烁存储器W29C040的工作原理,给出该芯片结合AT89C51单片机在航空地面电源数据采集系统中的应用.

摘要： 本文重点介绍大容量闪烁存储器W29C040的工作原理,给出该芯片结合AT89C51单片机在航空地面电源数据采集系统中的应用.

摘要： 本文重点介绍大容量闪烁存储器W29C040的工作原理,给出该芯片结合AT89C51单片机在航空地面电源数据采集系统中的应用.

摘要： 本文重点介绍大容量闪烁存储器W29C040的工作原理,给出该芯片结合AT89C51单片机在航空地面电源数据采集系统中的应用.

摘要： 本文论述的智能IC卡话机是支持公话帐号IC卡的终端,即终端识别公话帐号IC卡,通过DTMF信号与智能平台之间进行交互,完成卡号、密码的认证,并能通过DTMF信号与管理系统进行通讯,完成简单的话务统计、参数下载和故障管理等功能.

摘要： 本发明涉及闪速存储器技术领域，具体公开了一种用于测试闪速存储器的编程方法、装置及闪速存储器，其中，编程方法包括以下步骤：获取测试模式指令；根据所述测试模式指令生成奇偶位编程信息；根据所述奇偶位编程信息设定所述闪速存储器的页缓存电路的锁存数据，以使所述页缓存电路根据所述锁存数据对所述闪速存储器的存储器阵列进行编程；该编程方法生成奇偶位编程信息以设定闪速存储器的页缓存电路的锁存数据，使得闪速存储器的存储器阵列的存储数据能被快速编程为测试所需的数据类型，有效提高测试闪速存储器的测试效率，并能避免闪速存储器输入输出产生的串扰问题。

摘要： 本发明提供了闪速存储器、闪速存储器系统及其操作方法。操作闪速存储器的方法包括对具有包括在第一相邻阈值电压范围和第二相邻阈值电压范围中的阈值电压的存储器单元的数量进行计数，并且基于存储器单元的第一计数数量和第二计数数量之差来设置第一最佳读取电压，第一相邻阈值电压范围由用于区分初始分开的相邻设置的阈值电压分布的第一参考读取电压和与第一参考读取电压具有第一电压差的第一搜索读取电压来限定，第二相邻阈值电压范围由第一参考读取电压和与第一参考读取电压具有第二电压差的第二搜索读取电压来限定。

摘要： 具有闪速存储器的计算机和运行闪速存储器的方法。提供一种在具有闪速存储器的计算机中根据系统状态可变地建立闪速存储器的各存储区域的方法，该闪速存储器存储有引导数据和执行数据。所述计算机包括：闪速存储器，包含有存储区域并用于增加主存储设备的读取速度，所述存储区域分成用于存储引导数据的引导区域以及用于存储执行数据的缓存区域；闪速控制器，用于指定在闪速存储器中存储的数据被写入的位置；以及主控制器，用于根据PC的运行状态来计算闪速存储器的区域比率、控制闪速控制器并重新建立引导区域和缓存区域之间的区域比率。

摘要： 本发明公开一种闪速存储器、用于闪速存储器的数据管理方法和设备，其中方法包括：将闪速存储器的数据读入外部内存，在内存中将读入的数据处理成需要写入闪速存储器的数据；将处理后的数据写入闪速存储器的交换区之后，还包括：将处理后的数据写入闪速存储器的备份数据区；将处理后的数据写入闪速存储器的数据区；同步更新数据区和备份数据区中的描述信息。本发明将闪速存储器的交换区作为存储数据的二级备份区，当数据写入备份数据区或/和数据区发生意外事故导致数据被破坏时，可从交换区读取数据后，恢复备份数据区或/和数据区的数据，因此，保证对闪速存储器写入数据、同步更新描述信息时，不会因为断电等意外事故，造成闪速存储器中数据的损坏或丢失。

摘要： 本发明涉及闪速存储器技术领域，具体公开了一种用于测试闪速存储器的编程方法、装置及闪速存储器，其中，编程方法包括以下步骤：获取测试模式指令；根据所述测试模式指令生成奇偶位编程信息；根据所述奇偶位编程信息设定所述闪速存储器的页缓存电路的锁存数据，以使所述页缓存电路根据所述锁存数据对所述闪速存储器的存储器阵列进行编程；该编程方法生成奇偶位编程信息以设定闪速存储器的页缓存电路的锁存数据，使得闪速存储器的存储器阵列的存储数据能被快速编程为测试所需的数据类型，有效提高测试闪速存储器的测试效率，并能避免闪速存储器输入输出产生的串扰问题。

摘要： 本发明公开了一种闪速存储器及访问闪速存储器数据的方法，涉及闪速存储器领域。本发明公开的闪速存储器，至少包括：块地址使用统计模块，在闪速存储器正常使用过程中，实时统计并存储闪速存储器中各块的循环使用次数，并根据统计存储的各块的循环使用次数实时更新当前操作块；地址映射表模块，将用户发起的访问操作对应的逻辑地址中的块地址映射到所述块地址使用统计模块更新的当前操作块的块地址上，再发送给闪速存储器内部进行地址译码。本发明还公开了一种访问闪速存储器数据的方法。本申请技术方案在NAND Flash内部实现了cell空间均衡，降低了系统成本和系统应用复杂性，提高了系统寿命和可靠性，且满足了SPI NAND Flash系统应用的需求。

摘要： 本发明提供了闪速存储器、闪速存储器系统及其操作方法。操作闪速存储器的方法包括对具有包括在第一相邻阈值电压范围和第二相邻阈值电压范围中的阈值电压的存储器单元的数量进行计数，并且基于存储器单元的第一计数数量和第二计数数量之差来设置第一最佳读取电压，第一相邻阈值电压范围由用于区分初始分开的相邻设置的阈值电压分布的第一参考读取电压和与第一参考读取电压具有第一电压差的第一搜索读取电压来限定，第二相邻阈值电压范围由第一参考读取电压和与第一参考读取电压具有第二电压差的第二搜索读取电压来限定。

摘要： 本发明公开一种闪速存储器控制系统及闪速存储器控制方法，其使闪速存储器控制器可在不使用待命信号的情况下，对已接收数据操作的至少一闪速存储器，利用控制界面读取该至少一闪速存储器的状态寄存器以检测该至少一闪速存储器是否完成数据操作，并在该数据操作为数据读取操作时，可接着执行状态数据切换操作使闪速存储器的输出输入总线输出正确的闪速存储器数据以供读取，或在该数据操作为数据写入操作时，可接着直接执行另一数据操作以节省时间并加快整体闪速存储器的数据操作速度。

摘要： 具有闪速存储器的计算机和运行闪速存储器的方法。提供一种在具有闪速存储器的计算机中根据系统状态可变地建立闪速存储器的各存储区域的方法，该闪速存储器存储有引导数据和执行数据。所述计算机包括：闪速存储器，包含有存储区域并用于增加主存储设备的读取速度，所述存储区域分成用于存储引导数据的引导区域以及用于存储执行数据的缓存区域；闪速控制器，用于指定在闪速存储器中存储的数据被写入的位置；以及主控制器，用于根据PC的运行状态来计算闪速存储器的区域比率、控制闪速控制器并重新建立引导区域和缓存区域之间的区域比率。

摘要： 本发明公开一种闪速存储器、用于闪速存储器的数据管理方法和设备，其中方法包括：将闪速存储器的数据读入外部内存，在内存中将读入的数据处理成需要写入闪速存储器的数据；将处理后的数据写入闪速存储器的交换区之后，还包括：将处理后的数据写入闪速存储器的备份数据区；将处理后的数据写入闪速存储器的数据区；同步更新数据区和备份数据区中的描述信息。本发明将闪速存储器的交换区作为存储数据的二级备份区，当数据写入备份数据区或/和数据区发生意外事故导致数据被破坏时，可从交换区读取数据后，恢复备份数据区或/和数据区的数据，因此，保证对闪速存储器写入数据、同步更新描述信息时，不会因为断电等意外事故，造成闪速存储器中数据的损坏或丢失。