门控时钟

摘要： 在基于FPGA的SOC原型验证过程中,由于SOC芯片的时钟网络比较庞大并且复杂,不能直接用在FPGA芯片上,所以需要对原型验证时钟方案进行研究。本文针对SOC芯片原型验证的时钟方案,从时钟网络简化、多片FPGA时钟同步、门控时钟转换和时钟降频四个方面来分析,给出一套完整的时钟解决方案及设计方法。

摘要： 在大规模的集成电路设计中,门控时钟技术能够有效的减少功率消耗,由于信号的特点使门控时钟在设计上会出现错误,以及其他问题,为了解决这些问题,将门控时钟的检查和优化技术使用中将门控时钟的风险减少,并且加强电路的稳定性.

摘要： 随着数字芯片功能的不断强大和处理速度的不断加快,低功耗已经成为芯片设计中的关键指标之一.通过对数字芯片的功耗分析研究,在满足性能保证功能的前提下,在电压和时钟方面提出了一些低功耗设计方法.

摘要： 在超大规模集成电路设计中,门控时钟技术是最常采用的低功耗设计技术.然而,由于时钟信号的特殊性和敏感性,门控时钟设计极容易造成功能错误、时序恶化和测试覆盖率降低,针对这三方面的风险,提出多种门控时钟的优化技术,包括异步门控时钟的检查和排除、可测性设计中的门控时钟优化技术和门控时钟设计中的时序优化技术,确保在数字集成电路设计过程中门控时钟设计在降低功耗收益最大化的同时,能够规避设计风险,提升电路可靠性.

摘要： 负偏压不稳定性(NBTI)会造成PMOS器件退化,导致电路性能下降.时钟树网络是同步时序电路的关键,随着电路工作时间推移,NBTI会造成时钟树时钟偏移改变,降低时序电路的整体性能,严重造成电路失效.依据40 nm CMOS工艺NBTI反应/扩散(RD)静动态模型对反相器的传递延迟进行建模,将反相器延迟表征成负载电容、输入转换时间和阈值电压变化的函数,并应用于带门控时钟网络分析,发现通过网络负载调整可以有效缓解NBTI效应对时钟树时钟偏移的影响.

摘要： Using Verilog HDL hardware description language,a design of low power and high speed 32 -bit fixed -point multiplier is presented.The speed of the multiplier,by means of optimization the design of radix -4 booth algorithm,4 ∶2 compressor and the final wide bit adder,is improved.In addition,the power consumption of the circuit is significantly reduced by means of performing the design techniques of operand isolation,clock gating and other low -power.Based on SMIC's 0.18μm CMOS process model,the circuit is synthesized by Synopsys's Design Compiler tool.The result shows that the maximum delay can be reduced to 3.9ns,the frequency of the system can reach 256MHz and the power consumption is less than 37mW.%采用 Verilog HDL 硬件描述语言，设计了一个高性能、低功耗的32位定点乘法器。该乘法器通过对基4布斯算法、4∶2压缩器算法及最终加法器的优化设计，进一步提高了乘法的运算速度。另外，在设计中加入了操作数隔离、门控时钟等低功耗设计技术，从而大幅度减少了电路功耗。采用 SMIC 0．18μm CMOS 工艺，使用 Synopsys 的 Design Compiler 工具对电路进行逻辑综合。结果显示，最坏情况下的时间延迟为3．9ns，系统时钟频率可达256MHz，功耗小于37mW。

摘要： 本文设计实现了一种应用于低功耗SoC的动态时钟控制技术.该技术包括门控时钟、自适应动态频率调节和几种模式切换.并将该技术集成应用到基于openMSP430的低功耗微控制器中,仿真验证的实验结果表明,引入动态时钟控制单元的微控制器在满足工作效率与性能需求的基础上,能够有效降低功耗.

摘要： 为实现USB 3.0设备的单芯片应用,提出一种可配置的USB 3.0设备控制器架构和面向SoC集成的IP核设计方法.通过宏定义和寄存器IP配置,使得USB 3.0设备控制器支持系统总线、物理层接口、端点属性、缓冲以及低功耗策略可配,提高IP重用性.采用门控时钟技术对非工作状态逻辑进行时钟屏蔽以降低动态功耗,利用门控电源技术断开USB控制器电源,从而最大限度地降低挂起模式下的静态功耗.实验结果表明,使用门控时钟、门控电源技术后,USB 3.0设备控制器在U0状态下的动态功耗减少50％、在休眠模式下的总功耗比U3状态减少95.5％.

摘要： 为了降低微控制器的功耗,本文设计实现了一种动态时钟管理技术.该技术包括门控时钟和多种工作模式切换.根据微控制器执行任务的变化,适当的切换微控制器的工作模式和时钟状态,降低功耗.基于openMSP430嵌入式处理器的低功耗微控制器的仿真验证实验结果表明,动态时钟管理能够有效的降低功耗.

摘要： This essay provides a multi-level collaboration low-power design based on OpenRisc, builds System-on-a-Chip (SoC) based on OpenRisc 1200, and designs low-power SoC from register transmission, system and gate. Sleep and wake up functions on SoC are realized by using the designed clock gating module, power managing module and system program coordination. Integrated gating clock circuit is inserted for the system gating circuit by adopting Design Compiler of Synopsys Corporation, thus decreasing dynamic power and realizing a multi-level collaboration low-power design.%提供一种基于OpenRisc的多层次协同低功耗设计，搭建了基于OpenRisc 1200（OR1200）的片上系统（SoC），并通过寄存器传输级、系统级和门级3个层次对SoC进行了低功耗设计。利用设计的门控时钟模块和电源管理模块以及系统级程序协调，以实现SoC的休眠以及唤醒功能；使用Synopsys公司的Design Compiler软件对整个系统的门级电路插入集成门控时钟电路，使动态功耗大幅降低，从而实现了多层次协同低功耗设计。

摘要： 门控时钟是VLSI设计中降低功耗的一种主要技术，对于使用细粒度的门控时钟策略的芯片，门控时钟单元对于整个芯片的性能有着重要作用。本文主要分析了两种门控时钟电路结构在40nm下的性能特点，并在此基础进上提出了一种新型的具有扫描功能和超低建立时间的门控时钟电路。SPICE分析结果表明，该电路功能正确，并且与典型的标准单元相比，该电路降低了85％的建立时间。

摘要： 门控时钟技术一直以来是降低芯片动态功耗的有效方法.本文结合片上系统(SoC)的结构特性和设计特点,分析已有的各种门控时钟技术的优缺点,指出这些缺点是SoC设计中的严重障碍,随后抽象出IP核工作模型,提出了仅用非常简单的逻辑就可以方便应用于IP核的自适应门控时钟技术.这种技术在不影响性能的前提下,可以根据IP核的应用状况自动开关时钟,不但可以降低动态功耗,还可以结合门控电源技术降低漏电功耗.对一款真实SoC中浮点IP核的改造实验表明,在不降低性能的前提下,可以平均降低62.2％的动态功耗,同时理论上平均降低70.9％的漏电功耗.

摘要： M-DSP是一款采用低功耗技术的高性能多核DSP.通过结合M-DSP的体系结构和低功耗的要求,设计实现了一种能够控制该DSP各个模块电源和时钟的电源休眠控制器PSC.该电源休眠控制器能够门控关断每个外设或模块的时钟以及基于Cadence公司的通用功耗格式的低功耗设计流程,采用电源关断技术和门控时钟技术关闭电源区域的电源,降低不工作模块的功耗,从而降低整个DSP芯片的功耗.验证结果表明本文设计的PSC控制器功能正确，满足了设计要求，实现了对M-DSP各个模块电源和时钟的控制。

摘要： 随着集成电路复杂度的日益提高,测试复杂度日益增大,可测性设计逻辑面临性能、面积和功耗开销带来的挑战.为了降低由插入扫描链过程而增加的Mux数量,并固化设计模块,使得在后续的设计中实现可重用而无需再进行扫描设计.本文针对YHFT-DX DSP的可测性设计采用了层次化扫描链插入方法,并充分利用设计中的门控时钟单元.实验结果表明:本文的方法不仅实现了单模块可测性、降低了面积开销、缩短了整个设计的迭代周期,同时也降低了总功耗.

摘要： 多核DSP已经成为软件无线电技术的重要组成部分,主要负责通信系统中的基带数字信号处理.通信系统对于功耗有严格要求,使得面向软件无线电应用的多核DSP低功耗研究变得越来越重要.根据基带数字信号处理的特点,设计了基于数据和任务驱动门控时钟的特殊指令及相关硬件功能部件.多核DSP通过执行特殊指令调用时钟控制单元,适时开启和关闭DSP核,从而降低多核DSP的功耗.针对目标多核DSP的实验表明,采用该设计方法能有效地降低多核DSP平均功耗.

摘要： U-APSD 是IEEE 802.11e 协议中提出的一种节能规程，此规程可在改善多媒体应用QoS 性能前提下降低系统功耗。U-APSD 特别适用于存在上下行流量对称的双向通行场景，但在某些场景下，上下行流量不平衡，此时，由于U-APSD机制设计的缺陷可能导致某些问题。为了解决这些问题，本文提出了一种自相似背景流量下的速率估计算法，并将该估计算法实现与芯片门控时钟的低功耗设计技术相结合。仿真结果表明该算法估计的结果与实际流量速率接近，且性能优于同类算法。

摘要： 本文针对无线传感器网络应用中低功耗、小型化的具体要求，设计实现了一款具备两种休眠模式并使用门控时钟的超低功耗MCU，采用哈佛结构和两级流水线来实现操作的加速。以此MCU 为核心成功搭建了无线传感器网络节点平台。

摘要： U-APSD是IEEE 802.11e协议中提出的一种节能规程，此规程可在改善多媒体应用QoS性能前提下降低系统功耗。U-APSD特别适用于存在上下行流量对称的双向通行场景，但在某些场景下，上下行流量不平衡，此时，由于U-APSD机制设计的缺陷可能导致某些问题。为了解决这些问题，本文提出了一种自相似背景流量下的速率估计算法，并将该估计算法实现与芯片门控时钟的低功耗设计技术相结合。仿真结果表明该算法估计的结果与实际流量速率接近，且性能优于同类算法。

摘要： 本文介绍了一个采用130nm CMOS 工艺,具有22个端口(13读/9写)的32×32位寄存器文件的电路设计技术.该寄存器文件设计了定向通路来改善读操作时序,采用了端口复用、分体布局、门控时钟等技术来提高性能、降低功耗和减少面积.寄存器文件的版图面积为480×560um2,与不采用端口复用的寄存器文件相比减少了19%;在典型条件下工作频率可以达到600M,平均功耗为21mW.

摘要： 本文针对无线传感器网络应用中低功耗、小型化的具体要求,设计实现了一款具备两种休眠模式并使用门控时钟的超低功耗MCU,采用哈佛结构和两级流水线来实现操作的加速。以此MCU为核心成功搭建了无线传感器网络节点平台。

摘要： 本申请提供一种时钟门控电路及时钟门控电路实现方法。该时钟门控电路包括：状态机、三模冗余锁存电路和逻辑门电路；状态机，用于根据输入的控制信号所触发的状态跳变，生成控制状态信号，并输入三模冗余锁存电路；三模冗余锁存电路，用于根据输入的前级时钟信号，对控制状态信号进行锁存，并向逻辑门电路输出锁存信号；逻辑门电路，用于对锁存信号和前级时钟信号进行与操作，生成并输出时钟控制信号。在本申请中，通过将状态机和三模冗余技术应用于时钟门控电路，以增强时钟门控电路抗辐照的能力。

摘要： 公开了用于在时钟源的时钟网格的自动时钟门控的方法和系统。用于通过在时钟源实施时钟门控来进行功率管理的系统和方法。在方法中，在处理单元的核心的经钟控部件内检测关键停顿情形。核心包括通过由时钟网格所分配的时钟信号在操作中进行同步的一个或多个经钟控部件。在关键停顿情形期间时钟网格被时钟门控以中止时钟信号分配到核心。

摘要： 实施例包括集成时钟门控(ICG)单元。所述低功率ICG单元可以包括输入条件确定电路，其被配置为生成临时反相时钟信号和反相输出信号。所述低功率ICG单元可以包括使能控制逻辑电路，其被配置为从输入条件确定电路接收所述临时反相时钟信号和所述反相输出信号。所述低功率ICG单元可以包括耦合到所述使能控制逻辑电路并且被配置为锁存至少取决于所述反相输出信号和所述临时反相时钟信号的输入值的锁存电路。所述输入条件确定电路被配置为仅在需要时才生成所述临时反相时钟信号。

摘要： 本发明提供了一种时钟门控电路(405)，该时钟门控电路(405)通过在向至少一个功能块(250)馈送的时钟树(200)的输入端对时钟信号(210)进行门控来减少包括所述功能块(250)的数字电路(10)中的功率耗散。时钟门控电路(405)包括逻辑门(400)，逻辑门(400)接收时钟信号(210)和由功能块(250)产生的时钟禁用信号(450)，并在向功能块(250)馈送的时钟树(200)的输入端对时钟信号(210)进行门控。另外，提供了全局信号发生器(1000)，用于在必要的时候，例如在芯片的测试过程中，向每个功能块(250)发送全局信号(1050)以防止产生时钟禁用信号(450)。

摘要： 本申请公开了包含时钟门控电路的触发单元。该触发单元包括：边沿触发器以及时钟门控电路，时钟门控电路根据时钟控制信号启用或屏蔽第一时钟信号以产生第二时钟信号和第三时钟信号，第二时钟信号和第三时钟信号彼此反相，并且，第二时钟信号提供边沿触发器的触发边沿，时钟门控电路至少在时钟控制信号从有效状态翻转至无效状态的时钟周期中，将第二时钟信号和第三时钟信号维持为各自的预定电平。该触发单元中的时钟门控电路提供彼此反相的第二时钟信号和第三时钟信号，不仅可以消除第二时钟信号和第三时钟信号的毛刺，以及减少时钟门控电路的逻辑元件数量和降低时钟门控电路的功耗，而且可以减少边沿触发器的逻辑元件数量和降低边沿触发器的功耗。

摘要： 本申请公开了基于数据比较进行时钟门控的触发单元。该触发单元包括：边沿触发器和时钟门控电路，时钟门控电路根据输入数据和输出数据的数据比较结果启用或屏蔽第一时钟信号以产生第二时钟信号，第二时钟信号提供边沿触发器的触发边沿，时钟门控电路在输入数据翻转的时钟周期中，将第一时钟信号复制为第二时钟信号，在输入数据维持不变的时钟周期中，将第二时钟信号维持为预定电平。该触发单元仅在输入数据翻转的时钟周期中启用边沿触发器的时钟翻转，因而可以提高电路性能和降低功耗。

摘要： 本申请公开了一种时钟门控电路、芯片和电子设备，其中，时钟门控电路包括：多个时钟门控器，其接收多个第一工作时钟信号，基于对所述多个第一工作时钟信号的时钟门控处理获取多个第二工作时钟信号，并在多个门控使能信号的影响下，将所述多个第二工作时钟信号提供到多个目标负载；时钟管理器，分别接收来自所述多个目标负载的多个状态信号，并基于所述多个状态信号向所述多个时钟门控器提供所述多个门控使能信号。本申请可以提升电子设备的工作稳定性。

摘要： 本发明公开了一种时钟信号产生器、通信装置与循序时钟信号门控电路。该时钟信号产生器，包含：一振荡器，用来产生一参考时钟信号；一多相位时钟信号产生电路，用来依据该参考时钟信号产生多个输出时钟信号，并依据一电源控制信号停止或开始输出该多个输出时钟信号，其中该多个输出时钟信号具有相同频率及不同相位；一循序时钟信号门控电路，用来依据一门控控制信号以及该多个输出时钟信号循序地停止或开始输出多个门控时钟信号，并于该多相位时钟信号产生电路停止与再开始输出该多个输出时钟信号后保持该多个门控时钟信号的输出周期数的关系；以及一时钟信号工作控制电路，用来提供该电源控制信号以及该门控控制信号。

摘要： 本发明适用于数字电路领域，提供了一种门控时钟电路及门控时钟信号产生方法，所述门控时钟电路包括：电路模块，接收第一时钟信号，输出与所述第一时钟信号具有相位差的第二时钟信号；运算模块，接收所述第二时钟信号以及使能信号，进行逻辑运算后输出门控时钟信号。本发明提供的门控时钟电路采用简单的电路模块以及运算模块将时钟信号以及使能信号进行逻辑运算后输出门控时钟信号以触发寄存器，从而使寄存器不需要使能端EN，结构简单、节省了寄存器需占用的芯片面积，大大降低了芯片的整体功耗。

摘要： 本发明公开了一种时钟信号产生器、通信装置与循序时钟信号门控电路。该时钟信号产生器，包含：一振荡器，用来产生一参考时钟信号；一多相位时钟信号产生电路，用来依据该参考时钟信号产生多个输出时钟信号，并依据一电源控制信号停止或开始输出该多个输出时钟信号，其中该多个输出时钟信号具有相同频率及不同相位；一循序时钟信号门控电路，用来依据一门控控制信号以及该多个输出时钟信号循序地停止或开始输出多个门控时钟信号，并于该多相位时钟信号产生电路停止与再开始输出该多个输出时钟信号后保持该多个门控时钟信号的输出周期数的关系；以及一时钟信号工作控制电路，用来提供该电源控制信号以及该门控控制信号。