鉴频鉴相器

摘要： 在现代通信系统中,具有优异相位噪声的鉴频鉴相器(phase frequency detector,PFD)对锁相环(phase locked loop,PLL)来说至关重要。基于0.18μm SiGe HBT工艺设计一款超低相噪PFD。为消除鉴相死区对PLL相位噪声的影响,加入复位延时单元。PFD的逻辑电路均采用发射级耦合逻辑(emitter coupled logic,ECL)结构,从而获得-156 dBc/Hz@10 kHz超低相噪特性。在5 V电源电压下,PFD的工作频率可以达到1 GHz,且在复位脉冲宽度为145 ps时鉴相范围拓宽到[-1.56π,1.56π]。

摘要： 在最近几代通信系统设计中,锁相环已经成为实现频率合成器的标准方法.采用TSMC0.18μm CMOS工艺,设计了一款应用在芯片级铷原子钟3.4 GHz激励源中的鉴频鉴相器和电荷泵电路.鉴频鉴相器由两个边沿触发、带复位的D触发器和一个与门组成.为了消除死区,在复位支路又加入了延时单位.电荷泵采用电流镜结构设计,有效地抑制了电流失配,进一步降低了输出信号的噪声.测试结果表明,在电源电压为1.8 V,电荷泵电流为50μA时,充放电电流最大失配仅为2.2μA,输出相位噪声为-145 dBc/Hz@1 MHz.

摘要： 为了提高导航接收机中本振频率的精度和稳定性,避免本振信号在锁相环电路中发生漂移,锁相环的低噪声、快速锁定等性能是电路设计的关键,而鉴频鉴相器作为锁相环系统的重要模块之一,其鉴相死区的存在,极大地恶化了锁相环的噪声特性.基于中芯国际(SMIC) 0.18μm互补金属氧化物半导体(CMOS)工艺,设计了一种复位脉宽可调节的无死区鉴频鉴相器,根据压控振荡器反馈频率信号调节复位脉冲宽度,实现了4种不同的复位延时,在降低抖动的同时,能够有效地消除鉴相死区.当供电电压为1.8 V时,其最大工作频率为530 MHz,最大相位噪声为-142.2 dBc/Hz.电路鉴频鉴相功能正确,并具有良好的频率和噪声特性,可应用到导航接收机中的锁相环电路中.

摘要： 针对激光多波长干涉绝对测距中构建多级合成波长的需求,提出了一种锁至飞秒光频梳的可调谐激光器(External Cavity Diode Laser,ECDL)输出激光波长的宽范围自动偏频锁定方法.首先,设计了光栅+双凸透镜梳齿滤波的拍频信号探测单元,实现了宽范围ECDL激光波长与目标梳齿的拍频探测.接着,采用锁相放大原理对拍频信号进行鉴频鉴相,具备捕获带宽大、鉴相范围宽和鉴相精度高的优点.然后,利用多重闭环控制实现了ECDL输出激光波长宽范围的自动调节及偏频锁定.实验结果表明,本方法实现了10 nm波长范围内ECDL至光频梳的自动锁定,拍频信号信噪比的平均值约为35.9 dB;在4h内,ECDL激光频率的标准差为1.49 kHz,1s平均时间的相对阿伦方差为4.76×10-12,满足精密干涉测量中宽范围波长调节和高精度稳频的要求.

摘要： 本文基于SMIC 40 nm CMOS工艺,设计了一款输入频率范围25~200 MHz,输出频率范围2.4~4 GHz的电荷泵锁相环(CPPLL)。介绍了电荷泵锁相环的整体电路框架,叙述了各子模块电路的设计、仿真验证与整体电路的设计与仿真验证,重点介绍压控振荡器的设计与仿真优化。版图后仿真结果表明,电荷泵电流失配在直流情况下达到0.3%@0.4-1.3 V;压控振荡器的输出频率范围为0.3~4 GHz、在输出频率1 MHz时相位噪声为-93.4 dB@1 MHz、锁定时间为1μs、绝对抖动为1 ps、典型值时的功耗为30 mW、面积为300×300μm。

摘要： 为了校准由于工艺波动导致的数字时间转换器输出延时变化,提出了一种新型的自校准数字时间转换电路.电路由放大器、钟控比较器、数字时间转换器、时间电压转换电路及逻辑控制电路构成.校准电路在数字时间转换器每级延时单元增加电容阵列进行最大延时校准,通过时间电压转换电路将信号最大输出延时转换为电压,再将转换电压与校准电压的差值进行放大,放大后的结果经过比较器进行比较,比较结果通过控制电路调整延时单元负载电容大小,从而精确调整数字时间转换器的最大延迟,实现了数字时间转换器最大输出延时的自适应校准.数字时间转换器基于40 nm CMOS工艺设计,电源电压为1 V,输入时钟最高为200 MHz,在校准电压为650～860 mV范围内,实现了0.578～1.466 ns的数字时间转换器的最大输出延时校准,校准误差不超过1.25％.

摘要： 本文基于SMIC40nmCMOS工艺,设计了一款输入频率范围25～20MHz,输出频率范围2.4～4GHz的电荷泵锁相环(CPPLL).介绍了电荷泵锁相环的整体电路框架,叙述了各子模块电路的设计、仿真验证与整体电路的设计与仿真验证,重点介绍压控振荡器的设计与仿真优化.版图后仿真结果表明,电荷泵电流失配在直流情况下达到0.3％@0.4-1.3 V;压控振荡器的输出频率范围为0.3～4 GHz、在输出频率1 MHz时相位噪声为-93.4 dB@1MHz、锁定时间为1 μs、绝对抖动为1 ps、典型值时的功耗为30 mW、面积为300×300 μm.

摘要： 本文设计了一种能够产生256路采样时钟、低抖动的多相延迟锁相环电路.该电路由鉴频鉴相器、电荷泵、环路滤波器和压控延时链四部分组成,现采用上海华虹宏力半导体制造有限公司130 nmCMOS工艺,完成了电路设计与仿真;仿真结果表明在典型1 ns相位延迟下,输出时钟相位延迟均值为0.999 ns,相位延迟抖动为18.61ps,可应用于给开关电容阵列提供稳定的采样时钟.

摘要： 为实现超宽带无线收发片上系统中低相位噪声、相互正交的两路本振信号,并避免高集成度环境下发射机中大功率载波信号对锁相环的牵引,本文采用SMIC 90 nm工艺设计了一款振荡频率二倍载波频率的电荷泵整数分频锁相环.实现过程中,本文提出了分别在鉴频鉴相器上开关控链路和下开关控制链路上插入传输门的方法,减小死区的同时降低电流失配对环路的影响;采用了低分频系数和高频率的参考信号方案改善了环路的相位噪声;采用了电容阵列的方式来校正压控振荡器方案以减小工艺偏差以及寄生参数对调谐范围的影响.本文完成锁相环版图设计后,提取了各模块的参数并进行了后仿真.SPECTRE仿真结果表明:该锁相环的相位噪声为-125 dBc/Hz@1MHz,且通过差分二分频可获得两路相互正交的本振信号.

摘要： 单粒子瞬态(SET)效应对锁相环的工作状态有严重影响,并且会导致锁相环进入失锁状态.本文提出双模互锁技术以消除锁相环中分频器和鉴频鉴相器的SET敏感性,该技术不仅可以完全消除分频器和鉴频鉴相器中的SET敏感性而不引入新敏感节点,而且不需要改变电路原有的拓扑结构,大幅简化了设计流程.仿真结果显示:在1GHz工作频率下,传统CPPLL在SET效应影响下最大频率波动为220MHz,而且耗时1.06us重新锁定,而采用双模互锁技术的抗SET CPPLL可以完全消除SET效应对电路工作状态的影响.

摘要： 对几种现有数字鉴频鉴相器(PFD)的性能缺陷进行了分析,提出了一种新型的单边鉴频的鉴频鉴相器,并通过了基于Hejian0.18umCMOS工艺的HSPICE模拟仿真验证。仿真结果表明,在1.8V电源电压和1GHz参考时钟的条件下,新的PFD结构不仅将死区减小到土10ps,而且工作频率可达到4.8GHz,适用于对速度和抖动性能有很高要求的锁相电路。

摘要： 本文介绍了一种用于2.4GHz数字无绳电话系统电荷泵频率合成器中的预充电鉴频鉴相器的设计.该设计采用0.25um CMOS工艺实现,通过在复位信号路径上增加延时的方法,有效地消除了鉴相死区;当输入信号成二倍频关系时鉴频鉴相器不能正确鉴别,文中也提出了一种消除的方法.

摘要： 本文介绍了一种由动态D触发器和与非门构成的带复位功能的新型三态鉴频鉴相器.其输出有三种状态:UP为高DN为低,UP为低DN为高,UPDN同时复位为低.该鉴相器结构简单,速度快,功耗小,得到了广泛应用.本文还对鉴相器的死区和抖动特性进行了讨论.

摘要： 针对外接混频器模式的3mm全频段噪声系数测量系统的建立及其测量方法进行探讨对如何选取混频器、本振及如何实现全频段测量等给出了具体的设计方案。本方法对其它频段扩频模式的噪声系数测量也 有参考价值。

摘要： 针对外接混频器模式的3mm全频段噪声系数测量系统的建立及其测量方法进行探讨对如何选取混频器、本振及如何实现全频段测量等给出了具体的设计方案。本方法对其它频段扩频模式的噪声系数测量也 有参考价值。

摘要： 针对外接混频器模式的3mm全频段噪声系数测量系统的建立及其测量方法进行探讨对如何选取混频器、本振及如何实现全频段测量等给出了具体的设计方案。本方法对其它频段扩频模式的噪声系数测量也 有参考价值。

摘要： 针对外接混频器模式的3mm全频段噪声系数测量系统的建立及其测量方法进行探讨对如何选取混频器、本振及如何实现全频段测量等给出了具体的设计方案。本方法对其它频段扩频模式的噪声系数测量也 有参考价值。

摘要： 针对外接混频器模式的3mm全频段噪声系数测量系统的建立及其测量方法进行探讨对如何选取混频器、本振及如何实现全频段测量等给出了具体的设计方案。本方法对其它频段扩频模式的噪声系数测量也 有参考价值。

摘要： 针对外接混频器模式的3mm全频段噪声系数测量系统的建立及其测量方法进行探讨对如何选取混频器、本振及如何实现全频段测量等给出了具体的设计方案。本方法对其它频段扩频模式的噪声系数测量也 有参考价值。

摘要： 本申请涉及一种时序鉴频鉴相方法、电路和鉴相器。所述方法包括：在检测到参考信号出现上升沿的情况下，输出第一控制信号；第一控制信号用于指示第一上开关进入闭合状态；在第二上开关两端的电压稳定的情况下，基于第一控制信号，输出第二控制信号；第二控制信号用于指示第二上开关进入闭合状态。采用本方法能够降低电荷泵的功耗并提高电荷泵的能效。

摘要： 本发明涉及集成电路，公开了一种鉴频鉴相器及鉴频鉴相器的工作方法。本发明中，利用第二级触发器中的第三触发器存储因第一触发器的复位而丢失的参考源信号的边沿信息，控制第二触发器的复位；利用第二级触发器中的第四触发器存储因第二触发器的复位而丢失的分频器的反馈输出信号的边沿信息，控制第一触发器的复位。第三触发器的复位受分频器的反馈输出信号的上升沿控制；第四触发器的复位受参考源信号的上升沿控制。解决了传统鉴频鉴相器中存在的周期性滑落和边沿丢失的问题，大大地缩短了锁相环的锁定时间。

摘要： 本发明提供了一种双边鉴频鉴相器及采用该鉴频鉴相器的锁相环。双边鉴频鉴相器，包括上升边鉴频鉴相逻辑模块，还包括下降边鉴频鉴相逻辑模块，下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器上下半电路的鉴频鉴相逻辑模块—双边鉴频鉴相逻辑模块，双边鉴频鉴相逻辑模块输出端与输出逻辑模块相连，输出逻辑模块将上半电路双边鉴频鉴相逻辑模块和下半电路双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作，使得在输入信号的上升边和下降边都产生正比于两输入信号相差的输出信号(up/dn)。本发明的双边鉴频鉴相器鉴频鉴相速度快、增益高、减少相位误差累积、功耗小、电路结构简单，锁相环收敛速度快、稳态相差小、功耗小。

摘要： 无鉴相盲区的非线性鉴频鉴相器，涉及锁相环电路，彻底解决了传统鉴频鉴相器存在的“鉴相盲区”问题。它包括第一或门、第二或门、第一D触发器、第二D触发器、与门和延迟单元。第一或门的输出端与第一D触发器的信号输入端D1相连，参考信号CKPEF送入第一D触发器的时钟输入端CK1，第一D触发器的输出端Q1和与门的一个输入端相连，第一D触发器的异步复位端Rst1与第二D触发器的异步复位端Rst2相连并同时和延迟单元的输出端相连，第二或门的输出端与第二D触发器的信号输入端D2相连，反馈信号CKVCO送入第二D触发器的时钟输入端CK2，第二D触发器的输出端Q2和与门的另一个输入端相连，与门的输出端与延迟单元的输入端相连。本发明适用于锁相环电路中。

摘要： 本发明公开了一种动态延迟器及采用该延迟器的鉴频鉴相器和锁相环，动态延迟器包括：反相器和多条电流支路，反相器的接地端分别与多条电流支路的一端相连，多条电流支路的未与反相器相连的一端接地，电流支路包括主电流支路和辅电流支路，在辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与反相器的输出端相连，由反相器的输出脉冲控制通断控制器的状态。本发明通过对PFD复位脉冲实际的动态控制，实现去除死区，克服工艺偏差的影响，对称型与非门实现延迟路径完全一致，锁存器的使用可以在系统锁定后能够持续保持状态。

摘要： 本发明涉及集成电路，公开了一种鉴频鉴相器及鉴频鉴相器的工作方法。本发明中，利用第二级触发器中的第三触发器存储因第一触发器的复位而丢失的参考源信号的边沿信息，控制第二触发器的复位；利用第二级触发器中的第四触发器存储因第二触发器的复位而丢失的分频器的反馈输出信号的边沿信息，控制第一触发器的复位。第三触发器的复位受分频器的反馈输出信号的上升沿控制；第四触发器的复位受参考源信号的上升沿控制。解决了传统鉴频鉴相器中存在的周期性滑落和边沿丢失的问题，大大地缩短了锁相环的锁定时间。

摘要： 本发明揭示了一种鉴频鉴相器及其鉴频鉴相方法，在反馈时钟的相位滞后于基准时钟的相位时，鉴频鉴相器输出用以提高频率的脉冲信号UP信号；在反馈时钟的相位超过基准时钟的相位时，鉴频鉴相器输出用于降低频率的脉冲信号DOWN信号；所述鉴频鉴相器包括两个可复位的DFF；当UP信号和DOWN信号都为高时，两个DFF中的至少一个经过延时，使两个DFF被复位；当PLL在锁定时，鉴频鉴相器工作在线性区。本发明的鉴频鉴相器当PLL在锁定时，鉴频鉴相器工作在线性区；因此，本发明可以改善PLL的带内相位噪声和杂散。

摘要： 本发明提供了一种双边鉴频鉴相器及采用该鉴频鉴相器的锁相环。双边鉴频鉴相器，包括上升边鉴频鉴相逻辑模块，还包括下降边鉴频鉴相逻辑模块，下降边鉴频鉴相逻辑模块与上升边鉴频鉴相逻辑模块并联，构成双边鉴频鉴相器上下半电路的鉴频鉴相逻辑模块一双边鉴频鉴相逻辑模块，双边鉴频鉴相逻辑模块输出端与输出逻辑模块相连，输出逻辑模块将上半电路双边鉴频鉴相逻辑模块和下半电路双边鉴频鉴相逻辑模块的输出脉冲信号进行逻辑操作，使得在输入信号的上升边和下降边都产生正比于两输入信号相差的up/dn信号。本发明的双边鉴频鉴相器鉴频鉴相速度快、增益高、减少相位误差累积、功耗小、电路结构简单，锁相环收敛速度快、稳态相差小、功耗小。

摘要： 无鉴相盲区的非线性鉴频鉴相器，涉及锁相环电路，彻底解决了传统鉴频鉴相器存在的“鉴相盲区”问题。它包括第一或门、第二或门、第一D触发器、第二D触发器、与门和延迟单元。第一或门的输出端与第一D触发器的信号输入端D1相连，参考信号CKREF送入第一D触发器的时钟输入端CK1，第一D触发器的输出端Q1和与门的一个输入端相连，第一D触发器的异步复位端Rst1与第二D触发器的异步复位端Rst2相连并同时和延迟单元的输出端相连，第二或门的输出端与第二D触发器的信号输入端D2相连，反馈信号CKVCO送入第二D触发器的时钟输入端CK2，第二D触发器的输出端Q2和与门的另一个输入端相连，与门的输出端与延迟单元的输入端相连。本发明适用于锁相环电路中。

摘要： 本发明公开了一种动态延迟器及采用该延迟器的鉴频鉴相器和锁相环，动态延迟器包括：反相器和多条电流支路，反相器的接地端分别与多条电流支路的一端相连，多条电流支路的未与反相器相连的一端接地，电流支路包括主电流支路和辅电流支路，在辅电流支路中设置有控制电路通断的通断控制器，该通断控制器的控制端与反相器的输出端相连，由反相器的输出脉冲控制通断控制器的状态。本发明通过对PFD复位脉冲实际的动态控制，实现去除死区，克服工艺偏差的影响，对称型与非门实现延迟路径完全一致，锁存器的使用可以在系统锁定后能够持续保持状态。