逻辑电路

摘要： 安世半导体(Nexperia)是全球半导体行业公认的基础半导体器件生产专家,持续稳定地大批量生产超越业界质量标准的高效产品。安世半导体连续在2020和2021年参加中国国际进口博览会,借此机会我们特别专访了安世半导体全球销售资深副总裁张鹏岗,请他介绍安世如何运用逻辑电路、分立器件和MOSFET(金属-氧化物半导体场效应晶体管)方面的最新技术推动全世界电子设计的发展。

摘要： 数字电子技术课程中,卡诺图主要是作为逻辑函数化简的工具,然而卡诺图的用途绝不仅此,很多方面皆可巧妙运用。针对课堂教学过程中卡诺图构建问题,结合实际教学经验,本文对卡诺图的构建、填写规则及其特点等方面进行了分析,并提出了卡诺图在数字电子技术课程学习时的拓展应用,包括逻辑函数化简、逻辑运算、竞争冒险现象的判断及消除等。合理运用卡诺图,为逻辑电路的分析与设计提供新思路。

摘要： 康佳B55U液晶彩电采用四合一驱动板(板号为*35023573),该驱动板将开关电源、LED背光驱动电路、机芯电路以及逻辑电路整合在同一块电路板上,如图1所示。开关电源控制芯片采用36B65,PFC驱动控制采用1608B,LED背光驱动控制芯片采用OZ9976AGN,机芯电路的主芯片采用Hi3751ARQCV5530D00。

摘要： 针对现有的线阵CCD驱动控制电路存在设计复杂和难以实现等问题,设计了一种双光路线阵CCD驱动控制电路。采用逻辑电路和单片机相结合的方式,由总线的4 MHz信号经过触发器分频得到一个2 MHz和两个1 MHz的脉冲信号,将1 MHz的信号与单片机定时器结合得到脉冲宽度为1000 ns的转移脉冲,2 MHz和1 MHz的脉冲信号通过组合逻辑电路得到箝位脉冲、复位脉冲和两个移位脉冲。通过仿真实验和系统测试,得到两个移位脉冲的脉冲频率为1 MHz,占空比为50%且相位相反的方波;箝位脉冲和复位脉冲的占空比均为1∶3,脉冲频率为1 MHz;转移脉冲的脉冲宽度为1000 ns,实现了线阵CCD的驱动控制。

摘要： 康佳LED32F1100CF液晶电视采用四合一驱动板(板号为35017517),该驱动板将开关电源、LED背光驱动电路、机芯电路以及逻辑电路整合在同一块电路板上,如图1所示。开关电源控制芯片采用FAN6755,LED背光驱动控制芯片采用OCP8121。

摘要： 为了验证使用虚拟仿真软件在电气电工实验中结果的准确性,特使用二维仿真软件Multisim进行实验操作,得出结果,又进一步在数电实验箱进行线下手动操作,而后又使用三维虚拟仿真技术对实验再次操作,三次实验得出结果一致,验证了虚拟仿真电路的可行性,引出了三维虚拟仿真实验的优点。

摘要： 为了验证使用虚拟仿真软件在电气电工实验中结果的准确性,特使用二维仿真软件Multisim进行实验操作,得出结果,又进一步在数电实验箱进行线下手动操作,而后又使用三维虚拟仿真技术对实验再次操作,三次实验得出结果一致,验证了虚拟仿真电路的可行性,引出了三维虚拟仿真实验的优点.

摘要： —台康佳LED32F1100CF型液晶彩电,图像正常,无伴音。该机采用康佳35017517主板,该主板为四合一驱动板,整合了开关电源、LED背光驱动电路、机芯电路以及逻辑电路。主芯片采用MST6M180XT-WL,伴音功放块采用集成块PAM8006A,线路输出放大电路采用双运放TDA1308,线路输出接口采用耳机插座。

摘要： GaAs多功能MMIC集成度高,数模混合驱动及测试需求考验测试平台的兼容性和稳定性.采用PXI平台模块化测试仪器结合矢量网络分析仪设计多功能MMIC在片测试系统,满足GaAs多功能MMIC的数模混合信号驱动、检测需求,保证测试稳定性.

摘要： 利用数据选择器可以设计各种逻辑的电路。当逻辑函数变量数与数据选择器地址变量数相等时,一般采用代数法可方便地完成逻辑电路设计;当逻辑函数变量数大于数据选择器地址变量数时,一般采用卡诺图法进行设计,使设计过程更加简单、直观。

摘要： 乘法部件是处理器的核心部件之一,其功耗为处理器功耗的重要来源,因此减小乘法部件功耗可以有效降低处理器功耗.本文在对X-DSP的乘法部件分析基础上,根据X-DSP执行不同指令时乘法器资源的使用不同这一特点,提出了一种控制保持的方法来降低逻辑电路的翻转,从而降低动态功耗.实验结果表明该方法能减小功耗,某些情况下优化效率能达到60％以上.

摘要： Reed-Muller(RM)逻辑电路极性优化过程包含大量的极性转换运算,特别对于较大规模电路,极性转换的快慢直接影响整个优化方案的效率.针对RM电路的XNOR/OR展开式,综合当前基于列表技术的极性转换算法的优势,提出一种新型极性转换技术.基准电路测试结果表明所提算法的极性转换效率显著高于已有算法.

摘要： 提出了一种基于时序等价性检查技术的组合逻辑单元系统级可靠性分析理论和方法，并基于VIS系统下用C语言实现了原型工具。实验结果表明本方法可以成功筛选出逻辑电路中的敏感点，为后续优化设计提供指导。

摘要： 现代高速度FPGA运行时需将其配置数据加载到内部SRAM中,改变SRAM里面的数据,可使FPGA实现不同的功能,即所谓的可重构技术.可重构技术包括静态系统重构和动态系统重构.在FPGA处于工作状态时对其部分配置数据进行更改称为动态配置,否则称为静态配置.本系统采用STM32F103VB的增强型高性能ARM Cortex-M332位的RISC内核,工作频率为72MHz.FPGA方面采用最新的Cyclone IV FPGA EP4CE6E22C8N,通过FSMC将ARM与FPGA相连,利用ARM作为主控制器采用被动串行方式对FPGA内部逻辑进行重构.

摘要： 现代高速度FPGA运行时需将其配置数据加载到内部SRAM中,改变SRAM里面的数据,可使FPGA实现不同的功能,即所谓的可重构技术.可重构技术包括静态系统重构和动态系统重构.在FPGA处于工作状态时对其部分配置数据进行更改称为动态配置,否则称为静态配置.本系统采用STM32F103VB的增强型高性能ARM Cortex-M332位的RISC内核,工作频率为72MHz.FPGA方面采用最新的Cyclone IV FPGA EP4CE6E22C8N,通过FSMC将ARM与FPGA相连,利用ARM作为主控制器采用被动串行方式对FPGA内部逻辑进行重构.

摘要： 现代高速度FPGA运行时需将其配置数据加载到内部SRAM中,改变SRAM里面的数据,可使FPGA实现不同的功能,即所谓的可重构技术.可重构技术包括静态系统重构和动态系统重构.在FPGA处于工作状态时对其部分配置数据进行更改称为动态配置,否则称为静态配置.本系统采用STM32F103VB的增强型高性能ARM Cortex-M332位的RISC内核,工作频率为72MHz.FPGA方面采用最新的Cyclone IV FPGA EP4CE6E22C8N,通过FSMC将ARM与FPGA相连,利用ARM作为主控制器采用被动串行方式对FPGA内部逻辑进行重构.

摘要： 现代高速度FPGA运行时需将其配置数据加载到内部SRAM中,改变SRAM里面的数据,可使FPGA实现不同的功能,即所谓的可重构技术.可重构技术包括静态系统重构和动态系统重构.在FPGA处于工作状态时对其部分配置数据进行更改称为动态配置,否则称为静态配置.本系统采用STM32F103VB的增强型高性能ARM Cortex-M332位的RISC内核,工作频率为72MHz.FPGA方面采用最新的Cyclone IV FPGA EP4CE6E22C8N,通过FSMC将ARM与FPGA相连,利用ARM作为主控制器采用被动串行方式对FPGA内部逻辑进行重构.

摘要： 系统可重构技术可以同时满足电子系统实时性和灵活性要求.通过对FPGA结构和重构方式的分析,说明可重配置FPGA器件是可重构系统的良好载体,并提出准动态重构的概念.根据现有应用,提出了基于FPGA的可重构系统面向中低端应用的通用微处理器+FPGA型和面向高端应用的处理器集成型即可编程片上系统两种基本结构模式,并对其应用加以展望.

摘要： 系统可重构技术可以同时满足电子系统实时性和灵活性要求.通过对FPGA结构和重构方式的分析,说明可重配置FPGA器件是可重构系统的良好载体,并提出准动态重构的概念.根据现有应用,提出了基于FPGA的可重构系统面向中低端应用的通用微处理器+FPGA型和面向高端应用的处理器集成型即可编程片上系统两种基本结构模式,并对其应用加以展望.

摘要： 系统可重构技术可以同时满足电子系统实时性和灵活性要求.通过对FPGA结构和重构方式的分析,说明可重配置FPGA器件是可重构系统的良好载体,并提出准动态重构的概念.根据现有应用,提出了基于FPGA的可重构系统面向中低端应用的通用微处理器+FPGA型和面向高端应用的处理器集成型即可编程片上系统两种基本结构模式,并对其应用加以展望.

摘要： 逻辑电路包括至少一个可变电阻器件，该至少一个可变电阻器件被配置成，该至少一个可变电阻器件的电阻值根据至少一个选择的值而变化。该选择的值是从输入信号的电压和电流当中选择的，并且该至少一个可变电阻器件被配置成记忆该电阻值。逻辑电路被配置成通过设置记忆的电阻值来存储多电平数据。

摘要： 本发明提供了一种逻辑电路制造方法以及逻辑电路。逻辑电路制造方法包括：在硅片中形成有源区；以输入输出器件需要的离子量为基准进行离子注入，以用于在有源区中形成输入输出器件和核心器件的N阱；以输入输出器件需要的离子量为基准进行离子注入，以用于在有源区中形成输入输出器件和核心器件的P阱；形成氧化层并通过曝光及蚀刻的方式将核心器件区域的氧化层去除而留下输入输出器件区域的氧化层；形成逻辑器件的栅极；执行NMOS核心器件区域的轻掺杂；执行PMOS核心器件区域的轻掺杂；执行NMOS区域的n型离子注入；执行PMOS区域的p型离子注入；其中，不执行NMOS和PMOS输入输出器件的轻掺杂步骤。

摘要： 本发明的逻辑电路的目的在于，提供一种使高速处理器的导入进入到视线中，解决在高速动作时注入测试码模式的单元间的动作偏移的问题的手段。为此，对注入测试码模式的单元间的同步，不是通过使动作时钟相同，而是通过与来自功能模块的输出定时相一致来进行同步。通过该手段，以比动作时钟更低的周期即来自功能模块的输出定时使注入测试码模式的单元进行同步，由此能够缓和信号延迟的偏差(偏移)的影响。

摘要： 逻辑电路包括至少一个可变电阻器件，该至少一个可变电阻器件被配置成，该至少一个可变电阻器件的电阻值根据至少一个选择的值而变化。该选择的值是从输入信号的电压和电流当中选择的，并且该至少一个可变电阻器件被配置成记忆该电阻值。逻辑电路被配置成通过设置记忆的电阻值来存储多电平数据。

摘要： 本申请公开了一种逻辑电路的生成方法、生成装置、门电路和逻辑电路，逻辑电路的生成方法包括：设计并生成初始隧穿场效应晶体管逻辑电路，初始隧穿场效应晶体管逻辑电路包括至少一个逻辑门；确定逻辑门的串联支路中与逻辑门的输入节点连接的第一隧穿场效应晶体管；使用场效应晶体管替换第一隧穿场效应晶体管；在逻辑门的串联支路与逻辑门的输出节点之间增加第二隧穿场效应晶体管，生成逻辑电路。能够克服隧穿场效应晶体管在串联支路中造成的电流衰减过大的缺陷，以及克服替换入逻辑门中的场效应晶体管所导致的漏电流增大的缺陷，从而逻辑门由于其串联支路中电流衰减过大导致的性能、噪声容限等发生退化，提高逻辑电路的性能。

摘要： 一种基于化合物的纯耗尽型逻辑电路及复合逻辑电路，属于半导体领域，通过电平转换电路接入输入信号，并对输入信号进行分压和电平位移，以输出第一逻辑信号；反相电路基于耗尽型HEMT晶体管对第一逻辑信号进行反相，以输出第二逻辑信号；反相电路由单电源供电；故简化了基于化合物的纯耗尽型逻辑电路的外围电源电路。

摘要： 本发明提供了一种用于检测逻辑电路中扰动的方法，该逻辑电路包括由时钟信号协调的多个数据路径和至少一个测试电路(21)，该测试电路具有用于改变测试传播延迟的可编程长度数据路径(22)，所述测试电路还包括输入(X,Y)、输出(N)和错误发生器(26)，该错误发生器用于在该输出(N)不同于所述输入的预期输出(R1,R2)的情况下提供错误(E)，所述测试电路具有校准模式，该校准模式包括：‑通过改变该可编程长度数据路径(22)来确定临界传播延迟，直到该错误发生器(26)输出错误(E)，‑调整该可编程长度数据路径(22)以在其中包括容许延迟，‑切换到检测模式，该检测模式被配置为在该错误发生器输出错误(E)的情况下沿着该可编程长度数据路径(22)检测该逻辑电路中的扰动。

摘要： 本发明涉及一种换挡器挡位显示三线式逻辑电路及使用该逻辑电路的车辆；该三线式逻辑电路为三线PWM驱动控制的指示灯和背光灯逻辑电路；所述三线式逻辑电路的三线PWM驱动控制线分别为R挡驱动信号、D挡驱动信号和N挡驱动信号，能实现7种组合逻辑供换挡器挡位显示七种工况。本发明结构设计合理，成本低，在保证高可靠性和强EMI（Electromagnetic Interference）性能的基础上，突破性能的提出了纯硬件逻辑解决方案，采用灵活的硬件逻辑方案，便于应用且适用范围广，能适用于不同车型和多种造型和不同车厂的EMC（Electro Magnetic Compatibility）规范。

摘要： 一种纯耗尽型逻辑电路及复合逻辑电路，属于半导体领域，通过电平转换电路接入输入信号，并对输入信号进行分压和电平位移，以输出第一逻辑信号；反相电路基于耗尽型HEMT晶体管对第一逻辑信号进行反相，以输出第二逻辑信号；反相电路由单电源供电；故简化了基于化合物的纯耗尽型逻辑电路的外围电源电路。

摘要： 本实用新型涉及一种换挡器挡位显示三线式逻辑电路及使用该逻辑电路的车辆；该三线式逻辑电路为三线PWM驱动控制的指示灯和背光灯逻辑电路；所述三线式逻辑电路的三线PWM驱动控制线分别为R挡驱动信号、D挡驱动信号和N挡驱动信号，能实现7种组合逻辑供换挡器挡位显示七种工况。本实用新型结构设计合理，成本低，在保证高可靠性和强EMI（Electromagnetic Interference）性能的基础上，突破性能的提出了纯硬件逻辑解决方案，采用灵活的硬件逻辑方案，便于应用且适用范围广，能适用于不同车型和多种造型和不同车厂的EMC（Electro Magnetic Compatibility）规范。