蝶形运算

摘要： 在基于格的后量子密码中,多项式乘法运算复杂且耗时,为提高格密码在实际应用中的运算效率,提出了一种后量子密码CRYSTALS-Kyber的FPGA多路并行优化实现。首先,描述了Kyber算法的流程,分析了NTT、INTT及CWM的执行情况。其次,给出了FPGA的整体结构,采用流水线技术设计了蝶形运算单元,并以Barrett模约简和CWM调度优化,提高了计算效率。同时,放置32个蝶形运算单元并行执行,缩短了整体计算周期。最后,对多RAM通道进行了存储优化,以数据的交替存取控制和RAM资源复用,提高了访存效率。此外,采用松耦合架构,以DMA通信实现了整体运算的调度。实验结果和分析表明,所提方案可在44、49、163个时钟周期内完成NTT、INTT及CWM运算,优于其他方案,具有较高的能效比。

摘要： 文章利用大数据分析云计算技术,通过获取电路板上Debug口数据,对波形进行整形,将信号进行叠加处理;通过FPGA芯片进行FFT蝶形运算,获取基波分量与谐波分量,进入集成运放电路;通过激活函数f(x)=1/(1+e^(-x))分析,选取不同的放大倍数,获得稳定的输出电压,将电压输入ARM STM32F407芯片,12位A/D转换成数字信号,然后根据数字信号进行10位编码。当电路板出现故障时,10位编码各不相同,以此判定故障。

摘要： 全同态加密(FHE)可以真正从根本上解决云计算时将数据及其操作委托给第三方时的数据安全问题.针对全同态加密中占较大比例的大整数乘法运算优化需求,该文提出一种数论变换乘法蝶形运算的操作数合并算法,利用取模操作的快速算法,分别可将基16和基32运算单元的操作数减少到43.8%和39.1%.在此基础上,设计并实现了数论变换基32运算单元的硬件设计架构,在SMIC 90 nm工艺下的综合结果显示,电路的最高工作频率为600 MHz,面积1.714 mm2.实验结果表明,该优化算法提升了数论变换乘法蝶形运算的计算效率.

摘要： 为提高格密码在实际应用中的运算效率,提出一种格密码中多项式乘法运算的优化实现技术。该技术采用乒乓结构存储多项式系数,用以提升存取带宽,通过消除预缩放运算,减少10.5%的模乘运算和16.7%的存储空间占用,采用移位寄存器和三输入加法器的结构,有效地减少逻辑资源占用。同时,设计具有可选层级的流水线结构,使多项式乘法中的蝶形运算模块可以满足不同密码硬件系统的时序要求。评估结果表明,采用优化技术的低面积、均衡型和高性能实现的蝶形运算模块最大工作频率分别可达到150,250和350 MHz以上。与现有实现技术相比,优化的多项式乘法硬件实现能够以更小的电路面积实现更高的工作频率,使电路效率提升22.8%。

摘要： 详细介绍基2时间抽取快速傅立叶变换(DIT-FFT)的基本原理,在深入研究蝶形运算的基础上,针对蝶形运算中数据和运算参数地址选取的复杂性问题,通过对三个简易计数器的设计,解决蝶形运算中复杂的地址选取操作,使蝶形运算过程简单化,最后基于FPGA平台对基2DIT-FFT蝶形运算的存储器模块和计数器模块进行仿真实现.

摘要： 快速哈达玛算法虽然提高了运算效率,但硬件实现时仍然比较复杂.介绍了快速哈达玛变换的基本原理,并借助DSP Builder和Simulink平台,建立快速哈达玛变换的蝶形运算模型,设计完整的测试电路进行仿真,而且在Modelsim中进行进一步验证.结果表明,该方式简单可行,开发周期短,避免复杂的代码设计,可以方便地应用于相关领域.

摘要： 通过对传统的基-4快速Fourier变换(FFT)算法进行优化,降低基-4算法的复杂度,使其具有基-2算法的蝶形结构.采用优化后的基-4/2混合基算法及流水线基-22单路延时反馈(R22 SDF)结构设计可变点FFT处理器,并对输出结果进行功能和信号仿真验证.结果表明,该处理器的有效性和执行效率均表现良好.%The complexity of radix-4 algorithm was reduced by optimizing the traditional radix-4 fast Fourier transform (FFT) algorithm ,which retained the butterfly structure of radix-2 algorithm .The optimized mixed radix-4/2 and pipeline radix-22 single-path delay feedback (R22 SDF) structure were adopted to design the variable points FFT processor ,and the output results were verified by the function and signal simulation .The results show that the FFT processor is excellent in validity and efficiency .

摘要： Fast Fourier transform algorithm is a basic method for fast analysis and processing of real time digital signals.In order to improve the speed of real-time signal processing,this paper studied the parallel FFT algorithm based on multi-core embedded real-time environment and put forward a new static FFT algorithm.The algorithm made full use of the different characteristics of the odd and even items of the static polynomial,to avoid the iterative calculation process of layers,reduce the communication operation in the process of improving the performance of parallel.This paper proved the algorithm in theory,and tested the operating efficiency of the algorithm on the embedded real-time platform.It is confirmed that the polynomial static algorithm has certain time complexity advantages for processing short data segment,compared to classical FFT algorithm.It concludes that polynomial static FFT algorithm can effectively improve the running speed of parallel FFT algorithm.%快速傅里叶变换(fast Fourier transform,FFT)算法是对实时数字信号进行快速分析处理的一种基本方法.针对多核嵌入式实时环境下并行FFT算法进行了研究,以有效提高实时信号处理的速度.提出了一种新的静态多项式FFT算法,充分利用静态多项式奇偶项的不同特点直接代入数据计算,免去了层层迭代的计算过程,减少了运算过程中的通信,提高了并行性能.对算法的理论进行了严密论证,通过嵌入式实时平台上运行测试和仿真实验,证实了在数据分段较短的约束条件下,提出算法较经典的FFT并行算法在时间复杂度上有一定优势.多项式静态FFT算法能够有效提高并行FFT运行速度.

摘要： 针对船舶电站监控系统的特点及其对参数实时监控的要求,提出基于现场可编程门阵列(Field-Programmable Gate Array,FPGA)的快速傅里叶变换(Fast Fourier Transform,FFT)算法,并将其应用到船舶电站监控系统中.为验证FFT算法在检测识别船舶电压信号方面的有效性,分别在FPGA和MATLAB平台上对船舶电力系统中的电压三次谐波函数信号进行FFT计算.在FPGA中得到的运算结果与MATLAB中得到的运算结果基本一致,则表明基于FPGA的FFT算法能有效识别出不同频率的信号成分,在船舶电站监控中对参数检测具有较好的应用价值.

摘要： 本文提出了一种基于FPGA的双精度浮点FFT处理器的设计方法.通过优化操作数和旋转因子地址映射方法,每周期并行完成8个基2蝶形运算.同时本文提出了操作数的存储优化方法,只要蝶形部件的流水线级数为奇数,就可以采用单个存储器存储操作数据,有效节约存储资源.整个系统采用Xilinx公司的XC6VSX475T仿真,系统频率达到了152MHz,相对于Intel(R)Core(TM)2Quad CPU Q9400可以获得两倍左右的加速比.

摘要： 地址产生器是FFT处理器的重要组成部分，它的性能的好坏将直接影响FFT处理器的速度和功耗等主要性能指标。本文针对基4时抽FFT地址产生方法进行深入研究，提出了一种快速、高效的基4FFT地址产生方法，并进行了工程实现。结果表明：该方法能够有效的解决地址的快速生成和旋转因子重复读取之间的矛盾，实现了快速和降低功耗的统一。

摘要： 地址产生器是FFT处理器的重要组成部分，它的性能的好坏将直接影响FFT处理器的速度和功耗等主要性能指标。本文针对基4时抽FFT地址产生方法进行深入研究，提出了一种快速、高效的基4FFT地址产生方法，并进行了工程实现。结果表明：该方法能够有效的解决地址的快速生成和旋转因子重复读取之间的矛盾，实现了快速和降低功耗的统一。

摘要： 地址产生器是FFT处理器的重要组成部分，它的性能的好坏将直接影响FFT处理器的速度和功耗等主要性能指标。本文针对基4时抽FFT地址产生方法进行深入研究，提出了一种快速、高效的基4FFT地址产生方法，并进行了工程实现。结果表明：该方法能够有效的解决地址的快速生成和旋转因子重复读取之间的矛盾，实现了快速和降低功耗的统一。

摘要： 地址产生器是FFT处理器的重要组成部分，它的性能的好坏将直接影响FFT处理器的速度和功耗等主要性能指标。本文针对基4时抽FFT地址产生方法进行深入研究，提出了一种快速、高效的基4FFT地址产生方法，并进行了工程实现。结果表明：该方法能够有效的解决地址的快速生成和旋转因子重复读取之间的矛盾，实现了快速和降低功耗的统一。

摘要： 本文从Cooley-TukeyFFT算法的VLSI实现角度出发,提出了一种新的可变点FFT算法的流水实现结构.文中还通过对DFT算法的重新推导,得出了一种新的基4可变点FFT算法的地址快速生成方法.这种方法不仅逻辑电路简单,能快速生成FFT运算所需的操作数地址,而且还可以有效地降低FFT处理器的功耗,减少FFT处理器的面积,非常适于FFT算法的VLSI设计实现.本文还介绍了使用MATLAB的fixed-pointtoolbox完成bit-true的硬件实现模型的方法,并介绍如何利用MATLAB产生大量的测试激励以保证VLSI的FPGA原型设计的功能正确性.

摘要： 本文从Cooley-TukeyFFT算法的VLSI实现角度出发,提出了一种新的可变点FFT算法的流水实现结构.文中还通过对DFT算法的重新推导,得出了一种新的基4可变点FFT算法的地址快速生成方法.这种方法不仅逻辑电路简单,能快速生成FFT运算所需的操作数地址,而且还可以有效地降低FFT处理器的功耗,减少FFT处理器的面积,非常适于FFT算法的VLSI设计实现.本文还介绍了使用MATLAB的fixed-pointtoolbox完成bit-true的硬件实现模型的方法,并介绍如何利用MATLAB产生大量的测试激励以保证VLSI的FPGA原型设计的功能正确性.

摘要： 本文从Cooley-TukeyFFT算法的VLSI实现角度出发,提出了一种新的可变点FFT算法的流水实现结构.文中还通过对DFT算法的重新推导,得出了一种新的基4可变点FFT算法的地址快速生成方法.这种方法不仅逻辑电路简单,能快速生成FFT运算所需的操作数地址,而且还可以有效地降低FFT处理器的功耗,减少FFT处理器的面积,非常适于FFT算法的VLSI设计实现.本文还介绍了使用MATLAB的fixed-pointtoolbox完成bit-true的硬件实现模型的方法,并介绍如何利用MATLAB产生大量的测试激励以保证VLSI的FPGA原型设计的功能正确性.

摘要： 本文从Cooley-TukeyFFT算法的VLSI实现角度出发,提出了一种新的可变点FFT算法的流水实现结构.文中还通过对DFT算法的重新推导,得出了一种新的基4可变点FFT算法的地址快速生成方法.这种方法不仅逻辑电路简单,能快速生成FFT运算所需的操作数地址,而且还可以有效地降低FFT处理器的功耗,减少FFT处理器的面积,非常适于FFT算法的VLSI设计实现.本文还介绍了使用MATLAB的fixed-pointtoolbox完成bit-true的硬件实现模型的方法,并介绍如何利用MATLAB产生大量的测试激励以保证VLSI的FPGA原型设计的功能正确性.

摘要： 本文从Cooley-TukeyFFT算法的VLSI实现角度出发,提出了一种新的可变点FFT算法的流水实现结构.文中还通过对DFT算法的重新推导,得出了一种新的基4可变点FFT算法的地址快速生成方法.这种方法不仅逻辑电路简单,能快速生成FFT运算所需的操作数地址,而且还可以有效地降低FFT处理器的功耗,减少FFT处理器的面积,非常适于FFT算法的VLSI设计实现.本文还介绍了使用MATLAB的fixed-pointtoolbox完成bit-true的硬件实现模型的方法,并介绍如何利用MATLAB产生大量的测试激励以保证VLSI的FPGA原型设计的功能正确性.

摘要： 本发明公开了一种多路混合基FFT可重构蝶形运算器，该蝶形运算器包括：控制单元，第一选择开关单元以及运算单元；控制单元用于根据接收到的待运算数据生成运算指令，其中，待运算数据包括待处理的数字信号、旋转因子以及预设旋转因子系数；第一选择开关单元用于根据运算指令选择对应的导通模式；运算单元用于根据导通模式，对待运算数据进行蝶形运算。通过本发明中的技术方案，有利于提高蝶形运算器中电子元件的利用效率，减小了电路硬件资源和功耗，有利于提高计算数据的准确性和实时性。

摘要： 本发明涉及一种RSFQ FFT处理器的蝶形运算处理系统，包括用于执行计算的第一计算模块和第二计算模块，用于执行常数乘法的旋转因子模块和用于改变序列顺序的重排模块；在执行运算时，输入数据经所述第一计算模块执行计算后将获得的第一数据串输入至所述旋转因子模块中执行常数乘法并获得中间结果，所述中间结果经所述重排模块改变序列顺序后，将获得的第二数据串输入至所述第二计算模块执行计算并获得输出数据。

摘要： 本发明实施例涉及信号处理领域，公开了一种基‑6蝶形运算单元、方法、电子设备及存储介质。本发明中，基‑6蝶形运算单元，包括：第一层运算单元，用于对输入的时域信号进行第一层运算；第二层运算单元，用于根据第一层运算的运算结果，进行第二层运算；第三层运算单元，用于根据第一层运算的运算结果和第二层运算的运算结果，进行第三层运算；第四层运算单元，用于根据第一层运算的运算结果、第二层运算的运算结果和第三层运算的运算结果，进行第四层运算，得到频域信号。本发明的基‑6蝶形运算单元，可以实现减少计算时间，节省计算资源，提高计算效率。

摘要： 本发明公开了一种支持复数乘法的FFT蝶形运算硬件实现电路，其包括：实部计算模块，用来完成复数乘法中实部的计算和蝶形运算中X和Y的实部的计算；虚部计算模块，用来完成复数乘法中虚部的计算和蝶形运算中X和Y的虚部的计算。本发明具有能够降低硬件开销、减少计算延时、提高计算精度等优点。

摘要： 本发明涉及维特比蝶形运算。一种适合于维特比解码的解码系统包括解码器[402]，解码器[402]包括状态度量阵列[410]、蝶形单元[420]和约束长度多路复用器[440和460]。状态度量阵列[410]包括寄存器，其中每个寄存器被设置为存储用于处理的状态度量。蝶形单元[420]包括蝶形元件[430]阵列，其中每个蝶形元件被设置为与蝶形单元[420]中的其他蝶形元件并行产生中间状态度量。约束长度多路复用器单元[440和460]被设置为响应于中间状态度量和存储在约束长度寄存器[470]中的维特比约束长度值而产生新的状态度量。也可以响应于约束长度而产生转换比特[450]。

摘要： 本发明公开了一种基于位串架构的蝶形运算单元，包括时延补偿器、乘法器、第一加法器、减法器，所述时延补偿器连接所述第一加法器、所述减法器，用于对输入的数据进行延时，以匹配所述乘法器的输出延时；所述乘法器连接所述第一加法器、所述减法器，用于将输入其中的数据与对应的旋转因子进行乘法运算；所述第一加法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相加后输出第一结果，每个计算周期内首次运算时，所述第一加法器的进位标志位设置为0；所述减法器用于根据所述时延补偿器输出的数据和所述乘法器输出的数据相减后输出第二结果；任意一个时钟周期，所述时延补偿器、所述乘法器均只接收一个比特的数据输入。

摘要： 本发明提供了一种基于优化的CORDIC算法的蝶形运算单元设计方法和设备，方法包括包括：S1、基于CORDIC算法，改进角度值公式，并输入蝶形运算单元的初始旋转坐标；S2、用存储角度替代蝶形运算单元旋转因子的实部值和虚部值，获取旋转因子对应的角度值；S3、进行迭代运算，每次迭代时，通过比较器选取不同的权重函数，基于所述权重函数，选取距离最近的所述角度值；S4、基于距离最近的所述角度值，通过移位和加法操作完成每次迭代；S5、迭代完成后，修正校正因子，并输出多次迭代后的旋转坐标。并在保持一定精度下对校正因子进行了化简，大大提高了运算速度。

摘要： 本发明实施例涉及信号处理领域，公开了一种基‑6蝶形运算单元、方法、电子设备及存储介质。本发明中，基‑6蝶形运算单元，包括：第一层运算单元，用于对输入的时域信号进行第一层运算；第二层运算单元，用于根据第一层运算的运算结果，进行第二层运算；第三层运算单元，用于根据第一层运算的运算结果和第二层运算的运算结果，进行第三层运算；第四层运算单元，用于根据第一层运算的运算结果、第二层运算的运算结果和第三层运算的运算结果，进行第四层运算，得到频域信号。本发明的基‑6蝶形运算单元，可以实现减少计算时间，节省计算资源，提高计算效率。

摘要： 本发明公开了一种多路混合基FFT可重构蝶形运算器，该蝶形运算器包括：控制单元，第一选择开关单元以及运算单元；控制单元用于根据接收到的待运算数据生成运算指令，其中，待运算数据包括待处理的数字信号、旋转因子以及预设旋转因子系数；第一选择开关单元用于根据运算指令选择对应的导通模式；运算单元用于根据导通模式，对待运算数据进行蝶形运算。通过本发明中的技术方案，有利于提高蝶形运算器中电子元件的利用效率，减小了电路硬件资源和功耗，有利于提高计算数据的准确性和实时性。

摘要： 本发明涉及一种RSFQ FFT处理器的蝶形运算处理系统，包括用于执行计算的第一计算模块和第二计算模块，用于执行常数乘法的旋转因子模块和用于改变序列顺序的重排模块；在执行运算时，输入数据经所述第一计算模块执行计算后将获得的第一数据串输入至所述旋转因子模块中执行常数乘法并获得中间结果，所述中间结果经所述重排模块改变序列顺序后，将获得的第二数据串输入至所述第二计算模块执行计算并获得输出数据。