DDR3

摘要： 9.LVDS接口电路各种不同规格的图像信号经主芯片UM1(MT5505)与外挂的DDR3组成的格式转换后,再经LVDS接口电路,将数字RGB信号转换成LVDS格式信号从上屏插座输出送往液晶屏TCON电路。该机芯主芯片送出的LVDS信号有两种:一种是1920×1080格式的LVDS信号,共10对LVDS信号(包括8对图像数据信号和2对时钟信号),从插座JP7输出,如图33所示;另一种是1336×768格式的LVDS信号,共5对LVDS信号(包括4对图像数据信号和1对时钟信号)。

摘要： 基于系统级封装(System in Package,SiP)技术,结合自研自主可控DSP处理器“魂芯”II-A和多片DDR3颗粒,详细介绍了一款高速动态存储控制一体化SiP设备的设计方案和仿真验证分析结果。重点介绍了此款SiP的电路拓扑设计、版图设计,并从拓扑结构波形仿真、DDR3时序裕量计算、与板级实现方案对比三方面对其PCB后仿进行了分析和验证,仿真结果符合规范要求,证明了所采用的Fly-By拓扑适用于CPU与多片DDR3颗粒所组成的一体化SiP设备,且SiP设备性能优于板级实现方案。

摘要： 由于现场可编程门阵列(FPGA)处理速度快、数据吞吐量大,双倍速率同步动态随机存储器(DDR)存储容量大、价格低,因此多数雷达均采用FPGA+DDR3的架构实现数据重排。但由于DDR3跳变地址读写效率低,导致重排速度慢,已不能满足现代雷达对信号处理速度提出的要求。因此本文提出了一种高速重排方法,通过数据拼接、按块读取、设计同时读写时序等操作,可大幅度减少地址跳变次数,提升重排速度,以满足现代雷达对信号处理速度提出的要求。

摘要： 一台技嘉台式机电脑(版号:GA-H61M-DS2),上电后不显示。分析检修:拆机目测,主板上的元件无明显异常。代换CPU DDR3内存条后试机,故障依旧;重写BIOS数据,仍不显示。该主板的主要供电名称及测试点见表1。对照表1,先在路测量各供电端的对地电阻,然后上电测量测试点的电压,均正常。

摘要： 针对高动态CMOS图像传感器数据采集带宽压力大的需求,提出一种针对大量图像数据的高速低功耗通用缓存设计。该设计的控制核心为FPGA,数据源为高动态CMOS图像传感器,存储芯片为DDR3 SDRAM。通过分支预测、帧率匹配、优化解码、通用配置技术,该设计实现了高速缓存、低功耗以及在线配置存储格式。实际应用中,实现连续图像数据的稳定存储并显示,或指定输出一帧图像任意位置的数据,证明了系统结构的稳定性。通过系统级验证方案,分支预测对上位机的读出速度提升115倍,低功耗技术使电源功耗降低9.73%,通用配置技术准确完成在线配置。

摘要： 文中针对某飞行器边界层温度、压力等参数的获取与记录,设计一种基于FPGA和eMMC的多通道同步数据采集存储系统,解决了传统采存系统中存在的存储速度低、存储容量小、测量误差大等问题。该系统选用AD7606模数转换芯片实现对8通道模拟信号的同步采集,单通道采样频率可达200 kHz;采用DDR3 SDRAM作为高速缓存单元;以单片eMMC为存储介质,存储容量为128 GB,高速SDR速度模式下数据读写速率最高可达50 MB/s。实验测试结果表明,该系统能够在单通道200 kHz采样频率的条件下,完成对8通道模拟信号的同步采集和存储,工作时间可达10 h以上,误差范围可控制在0.2%以内,具有一定的工程应用价值。

摘要： 为满足微光遥感卫星领域对微光探测的需求,本文提出了一种基于微光CMOS图像传感器GSENSE2020的成像电路设计。该成像电路通过FPGA实现了对图像传感器的驱动控制以及高速图像数据的接收和传输,通过DC/DC和LDO(low dropout regulator)为图像传感器提供了低噪声供电电源,采用PMIC(power management IC)解决了FPGA上电时序问题,利用DDR3实现高速图像缓存与处理,采用eMMC达到图像数据存储速率与容量的需求,应用FPGA的IP核及原语代替CameraLink接口转换芯片实现CameraLink通信协议,从而完成图像数据直接在CameraLink接口的高速传输。实验结果表明,成像系统电路功能及性能都达到了预期设计目标,系统的输出数据率可达2.4 Gbps,帧频高达25 fps,信噪比达到45.5 dB。

摘要： 创维OLED液晶电视9R60机芯主板在55S9D、65S9D等机型上应用,电路板上的主芯片型号为RTD2999LDH-GR(注意芯片为LDH-GR),围绕此芯片外设有四块DDR3(UD1~UD4:H5TQ4G63CFR-RDC)、EMMC程序块U0M4(THGBMFG7C1LBAIL TOSHIBA,用于存储启动程序)。

摘要： JESD204B协议主要用于数据转换器与现场可编程门阵列(FPGA)之间数据传输的高速串行协议.与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连,传输速率相对LVDS每对线提升约10倍,降低了 IO的资源消耗及保证正确采样的设计难度.基于JESD204B协议,设计实现了一种多通道高速采集系统.该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA为核心电路,并包含了时钟锁相电路、DDR3等外围电路,最高支持2700MSPS采样率,可满足大部分高速雷达信号接收领域的采样需求.

摘要： 针对目前信息技术快速发展,需要更快的数据传输与处理能力的现状,对现存的一些产品中应用的FP GA外挂DDR3的存储技术进行了改进与优化,该设计采用2片DDR3存储器进行缓存,每片DDR3存储器作为一个独立的通道,当外部数据输入到系统中时,通过FP GA的逻辑控制,可将外部多通道采集的数据进行分通道存储,然后对每个通道数据进行通道编码,极大地提高数据的读入速率,同时采取乒乓读写的方式,对数据的写入读出进行控制,极大地缩短了数据缓存所需要的时间,提高了数据处理的实时性.

摘要： 本发明公开一种兼容DDR1、DDR2和DDR3的电荷泵电源及升压方法，电荷泵电源包括：若干电荷泵、电源监测电路和逻辑控制电路；所述若干电荷泵用于实现输入电源vext到目标高压的转换；所述电源监测电路用于监测电源电压的电平高低；所述逻辑控制电路用于根据电源监测电路的输出结果，产生相应的使能信号，控制若干电荷泵的工作，将输入电源vext提升至目标高压。本发明能同时兼容DDR1、DDR2和DDR3，在DDR1、DDR2和DDR3下都具有较好的转换效率和适宜的电流驱动能力。

摘要： 本发明提供DDR型沸石膜，其特征在于：在基质上成膜，膜的主要成分为二氧化硅，同时选自二氧化碳(CO

摘要： 本发明公开了一种基于三次样条的带限DDR函数模型的功率放大器数字预失真装置，包括基于三次样条的带限DDR函数模型的数字预失真器，数字基带信号x(n)经过数字预失真器后生成预失真信号xpre(n)，预失真信号xpre(n)依次经过数模转换器、宽带正交调制器、功率放大器、衰减耦合器、模拟带通滤波器、宽带正交解调器和模数转换器之后生成带限数字基带信号u(n)，带限数字基带信号u(n)和数字基带信号x(n)分别送入基于三次样条的带限DDR函数模型的数字预失真训练模块，基于三次样条的带限DDR函数模型的数字预失真训练模块生成的信号送入数字预失真器。本发明降低了DDR函数模型多项式的阶数，减少了乘法器的使用数量，降低了数字信号处理的复杂度。

摘要： 本发明涉及式(I)的化合物或其药用盐，其中L和R1至R5如本文中所定义，以及其制备方法、包含其的药物组合物和其作为药物的用途。

摘要： 本发明公开一种兼容DDR1、DDR2和DDR3的电荷泵电源及升压方法，电荷泵电源包括：若干电荷泵、电源监测电路和逻辑控制电路；所述若干电荷泵用于实现输入电源vext到目标高压的转换；所述电源监测电路用于监测电源电压的电平高低；所述逻辑控制电路用于根据电源监测电路的输出结果，产生相应的使能信号，控制若干电荷泵的工作，将输入电源vext提升至目标高压。本发明能同时兼容DDR1、DDR2和DDR3，在DDR1、DDR2和DDR3下都具有较好的转换效率和适宜的电流驱动能力。

摘要： 本发明提供DDR型沸石膜，其特征在于：在基质上成膜，膜的主要成分为二氧化硅，同时选自二氧化碳(CO

摘要： 本发明涉及式(I)的化合物或其药用盐，其中L和R

摘要： 本发明公开了一种基于三次样条的带限DDR函数模型的功率放大器数字预失真装置，包括基于三次样条的带限DDR函数模型的数字预失真器，数字基带信号x(n)经过数字预失真器后生成预失真信号xpre(n)，预失真信号xpre(n)依次经过数模转换器、宽带正交调制器、功率放大器、衰减耦合器、模拟带通滤波器、宽带正交解调器和模数转换器之后生成带限数字基带信号u(n)，带限数字基带信号u(n)和数字基带信号x(n)分别送入基于三次样条的带限DDR函数模型的数字预失真训练模块，基于三次样条的带限DDR函数模型的数字预失真训练模块生成的信号送入数字预失真器。本发明降低了DDR函数模型多项式的阶数，减少了乘法器的使用数量，降低了数字信号处理的复杂度。

摘要： 本实用新型公开一种兼容DDR1、DDR2和DDR3的电荷泵电源，包括：若干电荷泵、电源监测电路和逻辑控制电路；所述若干电荷泵用于实现输入电源vext到目标高压的转换；所述电源监测电路用于监测电源电压的电平高低；所述逻辑控制电路用于根据电源监测电路的输出结果，产生相应的使能信号，控制若干电荷泵的工作，将输入电源vext提升至目标高压。本实用新型能同时兼容DDR1、DDR2和DDR3，在DDR1、DDR2和DDR3下都具有较好的转换效率和适宜的电流驱动能力。

摘要： 本实用新型公开了一种支持同步三显、板载DDR超低功耗主板，包括中央处理器模块、电源管理模块、内存模块、主芯片组模块、时钟发生器模块、外部接口模块和三路同步显示输出模块。所述三路同步显示输出模块包括三路同步显示输出电路、VGA转换电路和LVDS转换电路，所述LVDS转换电路的输入连接于所述VGA转换电路的输出，用于将经所述VGA转换电路转换后得到的三路VGA信号中的其中一路VGA信号转换为LVDS信号；所述三路同步显示输出电路连接于所述VGA转换电路剩余两路VGA信号的输出端和所述LVDS转换电路的输出端，用于将转换后得到的两路VGA信号和一路LVDS信号同步显示输出且输出的三路信号完全同步且无延时，在满足了多路显示需求的同时，具有良好的可扩展性和兼容性。