肖特基势垒二极管

摘要： 氮化镓材料具有大的禁带宽度(3.4 eV)、高的击穿场强(3.3 MV/cm),在高温、高压等方面有良好的应用前景.尤其是对于铝镓氮/氮化镓异质结构材料而言,由极化效应产生的高面密度和高迁移率二维电子气在降低器件导通电阻、提高器件工作效率方面具有极大的优势.由于缺乏高质量、大尺寸的氮化镓单晶衬底,常规氮化镓材料均是在蓝宝石、硅和碳化硅等异质衬底上外延而成.较大的晶格失配和热失配导致异质外延过程中产生密度高达10^(7)—10^(10) cm^(–2)的穿透位错,使器件性能难以进一步提升.本文采用基于自支撑氮化镓衬底的铝镓氮/氮化镓异质结构材料制备凹槽阳极结构肖特基势垒二极管,通过对欧姆接触区域铝镓氮势垒层刻蚀深度的精确控制,依托单步自对准凹槽欧姆接触技术解决了低位错密度自支撑氮化镓材料的低阻欧姆接触技术难题,实现了接触电阻仅为0.37Ω·mm的低阻欧姆接触;通过采用慢速低损伤刻蚀技术制备阳极凹槽区域,使器件阳极金属与氮化镓导电沟道直接接触,实现了高达3×107开关比的高性能器件,且器件开启电压仅为0.67 V,425 K高温下,器件反向漏电仅为1.6×10^(–7) A/mm.实验结果表明,基于自支撑氮化镓衬底的凹槽阳极结构铝镓氮/氮化镓肖特基势垒二极管可以有效抑制器件反向漏电,极大地提升器件电学性能.

摘要： SiC功率器件是许多航天器用电子设备的重要组成部分,是保障深空探测任务顺利进行的前提和基础。在梳理SiC功率器件发展概况的同时,针对不同SiC功率器件(SiC SBD、SiC JBS、SiC MOSFET)在空间辐射环境下的性能退化规律进行了概述,重点分析了辐射环境下SiC功率器件的损伤机理,为SiC功率器件抗辐射技术的长远发展提供了参考。

摘要： 基于高能Ta离子辐照研究了SiC肖特基势垒二极管的失效模式和机理,实验表明辐照过程中的反向偏置电压是影响SiC肖特基势垒二极管器件失效的关键因素.当器件反向偏置在400 V时,重离子会导致器件的单粒子烧毁,辐照后的器件出现了因SiC材料熔融形成的“孔洞”;当器件反向偏置在250-300 V时,器件失效表现为关态漏电流随着离子注量增加而增加,且器件的偏压越高,重离子导致的漏电增加率也越高.对于发生漏电增加的器件,基于显微分析技术发现了分布在整个有源区内重离子导致的漏电通道.TCAD仿真结果表明,重离子入射会导致器件内部的晶格温度上升,且最大晶格温度随着偏置电压的增加而增加.当偏置电压足够大时,器件内部的局部晶格温度达到了SiC材料的熔点,最终导致单粒子烧毁;当偏置电压较低时,重离子入射导致的晶格温度增加低于SiC材料的熔点,因此不会造成烧毁.但由于器件内部最大的晶格温度集中在肖特基结附近,且肖特基金属的熔点要远低于SiC材料,因此这可能导致肖特基结的局部损伤,最终产生漏电通路.

摘要： 采用钨制触点替代GaN肖特基势垒二极管中的传统触点可降低接通电压通过采用钨触点﹐中国西安电子科技大学的研究人员能够改善具有垂直几何结构的GaN肖特基势垒二极管的性能。工程师们声称,对于具有100V或更高击穿电压的此类二极管的变体,钨阳极使接通电压降至新低。

摘要： 介绍了一款基于InP材料的肖特基二极管的单片集成混频器,其工作频率为560 GHz。该混频器采用了一种新型薄膜混合传输结构,基于某聚合物材料的无源结构的传输损耗降至14.4-15.5 Np/m。相比于基于传统石英介质基片和半导体介质基片的传输线,传输损耗降低了一半以上。同时为了降低高频损耗,提高电路效率,二极管需采用亚微米结构,结半径为0.5μm,结电容为1.5 fF。无源结构和有源结构的同时优化使得该倍频器在540~580 GHz的工作频带内,变频损耗优于-8 dB,回波损耗优于10 dB。并且由于无源部分均采用创新的混合传输结构,在保证单模传输的条件下增大了混频器电路整体的物理尺寸,降低了腔体加工的工艺难度,使得今后大于1 THz信号低损耗平面传输成为可能。

摘要： 为了了解各厂家晶体管-晶体管逻辑(TTL)74LS00与非门芯片输入特性,以利于电子设计应用和大学教学的目的,采用由"二极管(D)串联电阻(R)系统"的总伏安特性提取内部参数法,结合实测12家74LS00与非门芯片的电源(V C C)与输入端A的伏安特性、正常输入端伏安特性和电压传输等特性,确定了不同芯片的输入钳位二极管(D1)的属性:8家的D1确实为肖特基势垒二极管,而4家的D1为典型的硅基二极管,但采用了硅基三极管倒置的结构,以提高允许的最低输入电压范围.同时,比较自洽而准确地导出了各上拉电阻(R1)的阻值,测量值为16.5～27.6 kΩ,标准值为20.0 kΩ,以推测芯片内部其他电路参数.

摘要： 介绍了一款基于InP材料的肖特基二极管的单片集成混频器,其工作频率为560 GHz.该混频器采用了一种新型薄膜混合传输结构,基于某聚合物材料的无源结构的传输损耗降至14.4-15.5 Np/m.相比于基于传统石英介质基片和半导体介质基片的传输线,传输损耗降低了一半以上.同时为了降低高频损耗,提高电路效率,二极管需采用亚微米结构,结半径为0.5μm,结电容为1.5 fF.无源结构和有源结构的同时优化使得该倍频器在540～580 GHz的工作频带内,变频损耗优于-8 dB,回波损耗优于10 dB.并且由于无源部分均采用创新的混合传输结构,在保证单模传输的条件下增大了混频器电路整体的物理尺寸,降低了腔体加工的工艺难度,使得今后大于1 THz信号低损耗平面传输成为可能.

摘要： 为了提高肖特基势垒二极管(Schottky barrier diode,SBD)的击穿电压(breakdown voltage,BV),系统研究了终端场板结构的GaN-SBD.基于Silvaco TCAD软件,采用控制变量法即分别在不同场板长度(LFP)和绝缘层厚度(TFP)及GaN漂移区掺杂浓度(ND)条件下仿真了器件的击穿电压,通过器件表面电场分布情况确认了BV的变化趋势.结果表明:当TFP=0.3μm,ND=1×1016 cm-3,LFP从0增加到2.0μm时,SBD的BV逐渐升高,在LFP=1.6μm时达到阈值;当LFP=1.6μm,ND=1×1016 cm-3,TFP从0.1μm增加到0.4μm,SBD的BV先上升后减小,在TFP=0.3μm时达到最大值;当LFP=1.6μm,TFP=0.3μm,ND从1×1016 cm-3增加到1×1019 cm-3时,SBD的BV逐渐减小.相比于传统无场板型GaN-SBD,该终端场板型GaN-SBD的BV在LFP=1.6μm,TFP=0.3μm,ND=1×1016 cm-3的条件下可达到840 V.研究进一步表明:通过优化器件结构,其场板效应可延伸至阳极下方的耗尽区,有效减缓了阳极边角处的电流拥挤.

摘要： 论文设计了一种8mm波段鳍线混频器并加工实物进行了测试.整个混频电路集成在一块厚度为0.2 mm的F4BM220介质基板上,并使用封装为梁式引线的肖特基势垒二极管MA4E2037作为混频管.混频器选择了单平衡混频电路结构,射频端采用鳍线过渡,低通和带通滤波器均采用悬置带线的电路形式,在鳍线过渡段挖掉多个凹槽对射频端口进行匹配,本振端口采用波导向悬置带线过渡,中频端口经SMA接头输出.实测结果表明,本振频率为35GHz时,在32.5GHz～37GHz射频范围内,变频损耗基本小于10dB,本振到射频的隔离度大于30dB.

摘要： 基于Hammer-Head型滤波器结构,以及三维电磁软件所构建的肖特基二极管三维模型及电气模型,分别设计了250 GHz悬置微带线和普通微带线的二次谐波混频器.通过仿真设计与实物测试,对比分析两种结构混频器特性.测试结果表明,悬置微带线混频器在射频输入230～270 GHz范围内时,单边带变频损耗为8.6～12.7 dB,而普通微带线混频器在射频输入220～260 GHz范围内时,单边带变频损耗为8.4～11.4 dB.通过结果对比可见,悬置微带线混频器带宽较大,而普通微带线混频器的变频损耗更为平滑.此外,考虑微组装工艺中的不良因素,对仿真模型进行部分修正,计算结果与测试结果拟合较好.

摘要： 本文采用数值模拟的方法对4H-SiC 浮结肖特基势垒二极管的静态及动态特性进行了研究。该器件可以在保证高的反向耐压的同时使正向导通电阻最小化,较好的解决了常规器件正向导通电阻和反向耐压间的矛盾。模拟结果表明,相同条件下增加浮结使得击穿电压由2800V 增加到4000V。反向恢复特性表明器件具有软恢复特性,软度因子为0.949。

摘要： 本文基于反向并联肖特基势垒二极管对的四次谐波混频原理,设计出四次谐波混频器的电路结构,并对无源电路进行三维电磁分析,及整体电路的仿真优化,完成了220GHz四次谐波混频器的设计与仿真测试.在固定本振频率的条件下,混频器变频损耗在215～246GHz的频带范围内小于10dB,在204～256GHz的频带范围内小于15dB,在199～258GHz频带范围内小于20dB.

摘要： 碳化硅(SiC)功率器件是一种理想的高压大容量电力电子器件,具有高阻断电压以及高电流导通密度的特点,在新能源开发、轨道交通、电网革新以及国防装备电气化方面具有重大应用潜力.本文基于具有自主知识产权的碳化硅结型场效应晶体管(SiC JFET)和碳化硅肖特基势垒二极管(SiC JBS)器件,制备了国内首个高压全碳化硅功率模块.制备的模块阻断电压超过3500V,电压达到15A.模块展现了良好的电流导通能力与开关特性.本文的工作为进一步研制高压大容量全碳化硅功率模块提供了良好的基础.

摘要： 本文设计了一种采用悬置微带结构，基于肖特基势垒二极管的220GHz无源三倍频器。该倍频器采用悬置微带探针输入和输出，为使馈电简单，没有采用平衡结构，总体结构较为简单。本文采用HFSS和ADS对该倍频器的各个部件做了分析和优化，最终在输入功率为15dBm时的输出功率为0.6dBm。

摘要： 对当前应用较广泛的DC/DC电源模块中关键器件-VDMOS场效应晶体管和肖特基势垒二极管(SBD)的可靠性进行了研究.使用以器件参数退化为基础的恒定电应力、序进温度应力加速寿命试验方法-恒定电应力温度斜坡法(CETRM),获得VDMOS、SBD的平均寿命分别为1.47×107小时和7.6×107小时.对试验中失效的VDMOS、SBD进行了初步的失效分析.

摘要： 本文分析了碳化硅功率器件的研究现状与发展趋势,给出了西安电子科技大学在SiC功率整流二极管、SiC功率晶体管以及关键工艺中取得的最新研究成果。研制出了具有较好整流特性的SiC肖特基势垒二极管,并对SiC肖特基二极管的输运机理和高温特性进行了研究。研制成功了国内第一个SiC MPs二极管,耐压高达600V,正向电压为3.5V时电流密度可达1000A/cm2.研制出国内第一个SiC MOSFET和第一个SiC BCMOSFET。所制备的SiC BCMOSFET得到的最高有效迁移率为90 cm2/Vs。分析了界面态电荷和界面粗糙对SiC MOSFET反型层迁移率的影响,其结果对提高SiC MOSFET器件特性有一定指导作用。

摘要： 本文介绍了离了注入工艺可在SiC器件中形成欧姆接触,其电阻值经退火后可达到10-6Ω·cm2[1]；同时也可利用离子注入在平面工艺中形成良好的电学隔离,避免工艺复杂化,提高了成品率。最后通过B+离子注入形成边缘终端制作4H-SiC肖特基势垒二极管的例子说明了离子注入在SiC器件制造过程中所起的重要性。

摘要： 本文测量并计算了300K--500K温度范围内Ti/4H-SiC肖特基势垒二极管(SBD)的伏安特性,测量值与计算值符合较好.由结果表明,高温时热电子发射是正向电流的主要输运机理;反向电流除了以隧道效应电流为主外,热电子发射电流和耗尽层中复合中心产生电流都随温度的升高而大大增加,不能再忽略不计.

摘要： 本文根据平面肖特基二极管物理结构和实际尺寸建立起除非线性肖特基结以外的无源结构部分的三维电磁模型,通过对其进行电磁场全波分析,建立起更精确的二极管模型,提高了电路设计的准确性,并由该模型设计了一款V波段毫米波二倍频器.最终仿真结果表明,当输入功率为15dBm时,倍频器在58GHz下达到最小转换损耗9.2dB,3dB输出频率带宽为50-75.4GHz,覆盖了整个V波段.在25-36GHz频段范围内基波抑制大于20dBc.

摘要： 本文根据平面肖特基二极管物理结构和实际尺寸建立起除非线性肖特基结以外的无源结构部分的三维电磁模型,通过对其进行电磁场全波分析,建立起更精确的二极管模型,提高了电路设计的准确性,并由该模型设计了一款V波段毫米波二倍频器.最终仿真结果表明,当输入功率为15dBm时,倍频器在58GHz下达到最小转换损耗9.2dB,3dB输出频率带宽为50-75.4GHz,覆盖了整个V波段.在25-36GHz频段范围内基波抑制大于20dBc.

摘要： 本发明提供一种肖特基势垒二极管及制造肖特基势垒二极管的方法。该二极管包括：设置在n+型碳化硅衬底的第一表面上的n‑型外延层；和设置在上述n‑型外延层内的多个p+区域。n+型外延层设置在上述n‑型外延层上，肖特基电极设置在上述n+型外延层上，欧姆电极设置在上述n+型碳化硅衬底的第二表面上。上述n+型外延层包括设置在上述n‑型外延层上的多个柱形部和设置在上述柱形部之间且露出上述p+区域的多个开口。每个柱形部包括接触上述n‑型外延层的大致直线部、和从上述大致直线部延伸的大致曲线部。

摘要： 一种制造肖特基势垒二极管(11)的方法包括以下步骤。首先，准备GaN衬底(2)。在GaN衬底(2)上形成GaN层(3)。形成肖特基电极(4)，该电极包括由Ni或Ni合金制成的且与GaN层(3)接触的第一层。形成肖特基电极(4)的步骤包括形成金属层以用作肖特基电极(4)的步骤以及热处理金属层的步骤。与肖特基电极(4)接触的GaN层(3)的区域具有1×10

摘要： 公开了肖特基势垒二极管（100）的实施例。该肖特基势垒二极管可以在具有掺杂区域（110）的半导体衬底（101）中形成，掺杂区域（110）具有第一导电类型。在所述衬底的顶表面（102）处，沟槽隔离结构（120）横向围绕所述掺杂区域的区段（111）。半导体层（150）可以位于所述衬底的所述顶表面上。该半导体层可以具有在所述掺杂区域的限定部分（111）之上的肖特基势垒部分（151），并具有在所述沟槽隔离结构之上横向围绕所述肖特基势垒部分的保护环部分（152）。所述肖特基势垒部分可以具有所述第一导电类型，所述保护环部分可以具有不同于所述第一导电类型的第二导电类型。金属硅化物层（140）可以覆在所述半导体层上。还公开了该肖特基势垒二极管的形成方法和所述肖特基势垒二极管的设计结构的实施例。

摘要： 本发明提供了一种肖特基势垒二极管和制造肖特基势垒二极管的方法。二极管包括设置在n+型碳化硅衬底的第一表面上并且具有上表面、下表面、以及连接上表面和下表面的倾斜面的n-型外延层。p区设置在n-型外延层的倾斜面上并且肖特基电极设置在n-型外延层的上表面和p区上。此外，欧姆电极设置在n+型碳化硅衬底的第二表面上。

摘要： 本发明提供一种肖特基势垒二极管及制造肖特基势垒二极管的方法。该二极管包括：设置在n+型碳化硅衬底的第一表面上的n-型外延层；和设置在上述n-型外延层内的多个p+区域。n+型外延层设置在上述n-型外延层上，肖特基电极设置在上述n+型外延层上，欧姆电极设置在上述n+型碳化硅衬底的第二表面上。上述n+型外延层包括设置在上述n-型外延层上的多个柱形部和设置在上述柱形部之间且露出上述p+区域的多个开口。每个柱形部包括接触上述n-型外延层的大致直线部、和从上述大致直线部延伸的大致曲线部。

摘要： 一种制造肖特基势垒二极管(11)的方法包括以下步骤。首先，准备GaN衬底(2)。在GaN衬底(2)上形成GaN层(3)。形成肖特基电极(4)，该电极包括由Ni或Ni合金制成的且与GaN层(3)接触的第一层。形成肖特基电极(4)的步骤包括形成金属层以用作肖特基电极(4)的步骤以及热处理金属层的步骤。与肖特基电极(4)接触的GaN层(3)的区域具有1×10

摘要： 公开了肖特基势垒二极管（100）的实施例。该肖特基势垒二极管可以在具有掺杂区域（110）的半导体衬底（101）中形成，掺杂区域（110）具有第一导电类型。在所述衬底的顶表面（102）处，沟槽隔离结构（120）横向围绕所述掺杂区域的区段（111）。半导体层（150）可以位于所述衬底的所述顶表面上。该半导体层可以具有在所述掺杂区域的限定部分（111）之上的肖特基势垒部分（151），并具有在所述沟槽隔离结构之上横向围绕所述肖特基势垒部分的保护环部分（152）。所述肖特基势垒部分可以具有所述第一导电类型，所述保护环部分可以具有不同于所述第一导电类型的第二导电类型。金属硅化物层（140）可以覆在所述半导体层上。还公开了该肖特基势垒二极管的形成方法和所述肖特基势垒二极管的设计结构的实施例。

摘要： 本发明涉及一种基于场板和复合势垒层的GaN基肖特基势垒二极管，包括衬底、位于衬底上的缓冲层和位于缓冲层上的沟道层；位于沟道层上的复合势垒层，包括第一势垒层、第二势垒层和第三势垒层；位于第一势垒层上的阴极；位于第二势垒层上的复合阳极，包括阳极欧姆接触和阳极肖特基接触；位于第三势垒层上的P型GaN帽层；位于P型GaN帽层上的基极；覆盖在复合势垒层、P型GaN帽层、阳极肖特基接触和基极上的钝化层。本发明实施例的GaN基肖特基势垒二极管通过引入复合势垒层、P型GaN帽层、基极和复合阳极，在提高器件击穿电压的同时减小了器件的开启电压，改善了器件的击穿特性和可靠性。

摘要： 本发明涉及一种具有复合势垒层的GaN基肖特基势垒二极管，包括衬底层，位于所述衬底层上的缓冲层，位于所述缓冲层上的沟道层；位于所述沟道层上的复合势垒层，其中，所述复合势垒层包括第一势垒层、第二势垒层和位于第一势垒层和第二势垒层之间的第三势垒层；位于所述第二势垒层上的阴极；位于所述第一势垒层上的复合阳极；位于所述第一势垒层上的本征GaN帽层。本发明实施例具有复合势垒层的GaN基肖特基势垒二极管在提高器件击穿电压的同时减小了器件的开启电压，缓解了器件击穿电压与开启电压之间的矛盾，改善了器件的击穿特性和可靠性。

摘要： 具有CrCu合金势垒的肖特基势垒二极管属于分立半导体器件技术领域。现有技术普遍使用Cr作为肖特基势垒二极管的材料势垒，然而，Cr的功函数较低，导致器件I