系统级芯片

摘要： 人工智能(AI)几十年来一直是一个热门的技术话题。根据Statista和Gartner的预测,人工智能的收入将在未来4年内增长4倍,在2024年后将超过1 000亿美元(1美元约为人民币6.4元)。传统上,复杂的人工智能计算在云端数据中心运行。在GPU加速器和专门的系统级芯片(So C)的帮助下,在台式机上实现人工智能模型,可以减少云端访问的要求。但在过去的几年里,一个重要的转变是AI处理从云端转到设备级。这主要归功于嵌入式设备/So C的性能不断提高和安全考虑。这种转变催生了嵌入式人工智能的概念——机器学习和深度学习在设备级嵌入式软件中的应用。

摘要： 当今越来越多的行业朝着智能化方向转移,拥有百年历史的汽车行业也不例外。汽车制造商、供应商、初创公司等正接受着这股浪潮的洗礼,向自动驾驶时代前进。蔚来是一家全球化的智能电动汽车公司,于2014年11月25日正式成立。蔚来致力于通过提供高性能的智能电动汽车与极致用户体验,为用户创造愉悦的生活方式。蔚来采用了NVIDIA DRIVE Orin系统级芯片构建自主研发的新一代自动驾驶平台,其在智能电动汽车领域始终保持领先的自动驾驶研发水平,满足软件定义车辆的AI基础架构和车内计算需求。

摘要： On Semi公司的NCS36510是低功耗全集成系统级芯片(So C),集成了2.4 GHz IEEE 802.15.4兼容的收发器,Arm Cortex-M3 MCU,RAM和闪存,真随机号码发生器以及多种外设,以最少外接元件支持完整和安全无线网络的设计.

摘要： 本文设计了一款基于ARM Cotex-M3内核,集成具有自主设计的WIA-PA无线通信模块、AES-128硬件加解密模块以及其他通用模块的WIA-PA工业无线系统级芯片WIASoC2400.对芯片进行流片与测试,结果表明,该芯片支持WIA-PA工业无线网络,接收灵敏度可达-l00dBm,具有更高的同步精度和更低的协议栈实现难度.同时,搭建了基于该芯片的工业物联网原型系统,同步精度可达30μs,能够稳定高效地完成数据传输与执行器控制.

摘要： 随着我国老龄化问题的加剧,以及年轻人亚健康人群基数的不断提高,人们对于健康的关注程度日益上升.伴随着智能穿戴领域的健康类电子产品——"智能健康手表"消费需求日益攀升.设计一个稳定可靠的智能健康手表电子系统成为当下备受关注的技术焦点,本文设计并实现了一种基于蓝牙SOC的智能健康手表电子系统,集成了测量,存储,显示交互,通信等各项功能,实现一体化.本文阐述了该系统的框架及实现原理.

摘要： 在红外信号处理中,红外探测器原始输出图像存在非均匀性严重、噪声大、对比度低等问题,无法满足武器装备对图像质量的要求.为解决红外图像信号数据量大、算法复杂、系统实时性强等系列问题,研制红外探测器集成图像信号处理电路,以减小体积、降低功耗、提升性能.

摘要： 针对SOC/SIP类器件的特殊性,首先本文将简要总结国内军工单位SOC/SIP类器件的使用现状;其次,将从筛选、质量一致性检验、DPA试验、验收和应用验证等五个方面阐述SOC/SIP类器件的质量控制方法;最后将提出一些意见和建议,仅供大家参考.

摘要： 针对SOC/SIP类器件的特殊性,首先本文将简要总结国内军工单位SOC/SIP类器件的使用现状;其次,将从筛选、质量一致性检验、DPA试验、验收和应用验证等五个方面阐述SOC/SIP类器件的质量控制方法;最后将提出一些意见和建议,仅供大家参考.

摘要： 针对SOC/SIP类器件的特殊性,首先本文将简要总结国内军工单位SOC/SIP类器件的使用现状;其次,将从筛选、质量一致性检验、DPA试验、验收和应用验证等五个方面阐述SOC/SIP类器件的质量控制方法;最后将提出一些意见和建议,仅供大家参考.

摘要： 针对SOC/SIP类器件的特殊性,首先本文将简要总结国内军工单位SOC/SIP类器件的使用现状;其次,将从筛选、质量一致性检验、DPA试验、验收和应用验证等五个方面阐述SOC/SIP类器件的质量控制方法;最后将提出一些意见和建议,仅供大家参考.

摘要： 由于SOC芯片设计定型的特点,传统的测试方法已经不能满足SOC芯片测试的需求,不能像测试中小规模器件那样作为一个整体对SOC芯片进行测试.本文总结了几种可测性设计和测试方法,供芯片设计单位和可靠性专业单位参考.此外,为保证航天用SOC芯片的高可靠性,本文还提供了几种验证方法.

摘要： 由于SOC芯片设计定型的特点,传统的测试方法已经不能满足SOC芯片测试的需求,不能像测试中小规模器件那样作为一个整体对SOC芯片进行测试.本文总结了几种可测性设计和测试方法,供芯片设计单位和可靠性专业单位参考.此外,为保证航天用SOC芯片的高可靠性,本文还提供了几种验证方法.

摘要： 由于SOC芯片设计定型的特点,传统的测试方法已经不能满足SOC芯片测试的需求,不能像测试中小规模器件那样作为一个整体对SOC芯片进行测试.本文总结了几种可测性设计和测试方法,供芯片设计单位和可靠性专业单位参考.此外,为保证航天用SOC芯片的高可靠性,本文还提供了几种验证方法.

摘要： 芯片在制造过程中可能会引入短路和断路等故障,使芯片不能正常工作,故芯片生产出以后需要进行制造缺陷故障检测.本文设计实现了异构双核SoC芯片基于扫描链测试的可测性设计,针对双核SoC中DSP硬核、CPU软核采用不同的扫描链测试方案.利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路.扫描链测试支持固定型故障测试和时延相关故障测试.针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试.采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6％,时延故障测试覆盖率可以达到84.5％,满足芯片的测试故障覆盖率要求.

摘要： 芯片在制造过程中可能会引入短路和断路等故障,使芯片不能正常工作,故芯片生产出以后需要进行制造缺陷故障检测.本文设计实现了异构双核SoC芯片基于扫描链测试的可测性设计,针对双核SoC中DSP硬核、CPU软核采用不同的扫描链测试方案.利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路.扫描链测试支持固定型故障测试和时延相关故障测试.针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试.采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6％,时延故障测试覆盖率可以达到84.5％,满足芯片的测试故障覆盖率要求.

摘要： 芯片在制造过程中可能会引入短路和断路等故障,使芯片不能正常工作,故芯片生产出以后需要进行制造缺陷故障检测.本文设计实现了异构双核SoC芯片基于扫描链测试的可测性设计,针对双核SoC中DSP硬核、CPU软核采用不同的扫描链测试方案.利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路.扫描链测试支持固定型故障测试和时延相关故障测试.针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试.采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6％,时延故障测试覆盖率可以达到84.5％,满足芯片的测试故障覆盖率要求.

摘要： 本发明涉及半导体技术领域，尤其涉及一种射频芯片系统级封装方法及射频芯片系统级封装结构，该方法包括：提供基板，基板包括多个第一预设区域和多个第二预设区域；在基板的每个第一预设区域组装对应的芯片连接结构，每个芯片连接结构包括：芯片和位于芯片有源面的第一垂直互联结构，部分芯片的高度不同，对应的第一垂直互联结构的高度也不同；在基板的每个第二预设区域形成第二垂直互联结构；在基板、多个芯片连接结构、多个第二垂直互联结构上进行塑封，形成塑封层；在塑封层上进行再布线，形成与第一垂直互联结构、第二垂直互联结构连接的布线层，将不同高度的芯片组装在基板上，并采用在芯片的正面进行再布线，进而确保芯片的背金接地需求。

摘要： 本发明涉及半导体技术领域，尤其涉及一种射频芯片系统级封装方法及射频芯片系统级封装结构，该方法包括：提供基板，基板包括多个第一预设区域和多个第二预设区域；在基板的每个第一预设区域组装对应的芯片连接结构，每个芯片连接结构包括：芯片和位于芯片有源面的第一垂直互联结构，部分芯片的高度不同，对应的第一垂直互联结构的高度也不同；在基板的每个第二预设区域形成第二垂直互联结构；在基板、多个芯片连接结构、多个第二垂直互联结构上进行塑封，形成塑封层；在塑封层上进行再布线，形成与第一垂直互联结构、第二垂直互联结构连接的布线层，将不同高度的芯片组装在基板上，并采用在芯片的正面进行再布线，进而确保芯片的背金接地需求。

摘要： 本申请涉及半导体芯片系统级封装技术领域，公开一种用于芯片系统级封装的方法，包括：提供待使用芯片和待封装晶圆；将待使用芯片倒装焊接在待封装晶圆上；通过第一导体连接第二金属衬垫和第一金属层；通过第二导体连接第三金属衬垫和第二金属层；形成包括待使用芯片、待封装晶圆、第一导体和第二导体的待塑封结构；对待塑封结构进行塑封，形成塑封层；在塑封层上形成通过第一导体连接待封装晶圆的第三金属层；在塑封层上形成通过第二导体连接待封装晶圆的第四金属层。这样，不需要设置TSV硅通孔和封装基板即可完成芯片系统级封装，能够使得封装成本低且封装成品的尺寸小型化。本申请还公开一种芯片系统级封装结构。

摘要： 本发明公开一种微加热器芯片、晶圆级电子芯片组件及芯片组件堆叠系统。芯片组件堆叠系统包括依序堆叠且彼此电性连接的多个晶圆级电子芯片组件。每一晶圆级电子芯片组件包括一晶圆级电子芯片以及设置在晶圆级电子芯片上的一微加热器芯片。微加热器芯片包括一加热结构以及设置在加热结构与晶圆级电子芯片之间的一绝缘结构。加热结构包括一承载本体、设置在承载本体上或者内部的至少一微加热器以及多个贯穿承载本体的导电连接层。借此，微加热器芯片、晶圆级电子芯片组件以及芯片组件堆叠系统分别都能够拥有至少一微加热器，以利于对锡球进行加热。

摘要： 本实用新型公开了一种总线接口装置，所述总线接口装置包括：总线控制器；至少两个总线接口，每一所述总线接口分别与总线控制器电性连接，任意两个所述总线接口互相连接。本实用新型还公开了应用上述总线接口装置的一种片上系统芯片、一种系统级封装芯片、一种板级嵌入式系统以及一种终端设备。通过在一个总线接口装置上设置至少两个总线接口，多个总线接口装置就可以通过总线接口实现互联，整个总线拓扑不需要太多的连接线，只需要把首个总线接口装置直接连接到总线，把其余的总线接口装置逐个串联即可，因此可以简化布线、节省空间。

摘要： 本实用新型公开了一种系统级封装芯片以及设备。其中，该系统级封装芯片包括：系统总线单元；微控制器处理单元与系统总线单元连接；无线保真BB/MAC/PHY处理单元与微控制器处理单元经由系统总线单元相连；用于感测物体的运动加速度和位移大小的微机电系统MEMS加速度传感器单元，MEMS加速度传感器单元经由系统总线单元联结至微控制器处理单元。由此，通过该系统级封装芯片能够感测物体的运动加速度和位移大小，并通过微控制器处理单元实现自动控制洗衣机等设备的高速运动状态，该系统级封装芯片具有轻薄短小、多功能、低功耗的特性。

摘要： 本发明提出了一种系统级芯片模块验证装置及系统级芯片系统验证方法，其中，装置包括：多协议通用接口，配置用于连接待测的具有不同数据总线的系统级芯片模块；以及模块验证芯片，配置用于生成激励信号并通过所述多协议通用接口发送至待测的系统级芯片模块，并通过所述多协议通用接口接收来自所述待测的系统级芯片模块的响应信号以及监控所述激励信号与所述响应信号。通过本发明的系统级芯片模块验证装置能够实现在模块级验证时，同时对模块的功能覆盖以及接口通信功能进行验证，并使得验证环境能够方便的复用到系统级的系统级芯片验证中，从而提升系统级的系统级芯片验证效率。

摘要： 本发明实施例提供一种用于系统级芯片的低频高精度振荡器和系统级芯片。低频高精度振荡器包括：高频晶体振荡器片内可使能模块、可调节低频环形振荡器和时钟频率校准器。其中，高频晶体振荡器片内可使能模块将外挂的高频晶体振荡器产生的高频时钟信号CLK_H送入片内；可调节低频环形振荡器产生低频时钟信号CLK_L，接收来自所述时钟频率校准器的时钟调节信号ADJ，并且根据时钟调节信号ADJ调整其自身的时钟输出频率。时钟频率校准器用于根据高频时钟信号CLK_H对低频时钟信号CLK_L进行采样，根据采样值确定低频时钟信号CLK_L的偏移数据，产生针对可调节低频环形振荡器的时钟调节信号ADJ，以对可调节低频环形振荡器进行时钟校准。

摘要： 提供了一种系统级芯片以及使用系统级芯片的装置和扫描方法。提供了一种用于半导体知识产权(IP)的SOC、包括SOC的装置以及操作SOC的方法。所述SOC包括：接口，从安装SOC的主模块接收扫描数据；反病毒引擎，确定病毒是否存在于接收的扫描数据中。因此，加强了装置的安全。

摘要： 本公开涉及一种车辆芯片系统控制方法、系统级芯片以及车辆，该方法应用于系统级芯片，系统级芯片包括异构的第一核心以及第二核心，第一核心的处理性能大于第二核心的处理性能，方法包括：第二核心响应于系统级芯片将从运行状态切换至休眠状态，通知第一核心第一状态切换信息；第一核心响应于第一状态切换信息，控制应用程序休眠；并，将校准数据以及休眠状态标识存储至内存，休眠状态标识用于指示第一核心在上电时基于校准数据执行快速唤醒流程；第二核心在控制第一核心下电，并控制电源模块对内存供电后，控制自身下电，以完成系统级芯片从运行状态切换至休眠状态。能够有效地降低该异构系统级芯片的启动时间。