硬件实现

摘要： HEVC帧间预测中,Merge模式是对相邻已编码的PU进行合并处理,其需要重复访问数据并进行大量的复杂计算,是影响硬件实现效率的模块之一。针对该问题,本文通过对帧间预测技术的研究,提出了一种能实现高清视频实时编码的多级流水并行硬件架构设计,其使用多级流水线计算Merge模块,达到了较高的数据吞吐率;合理规划同个CTU不同深度的CU扫描顺序,实现了CTU内流水线不断流的高效编码设计;整个帧间的插值模块和SATD运算模块合理复用,提高了硬件资源利用率。

摘要： 针对不同格密码体制带来的数论变换参数多样性,以及数论变换的性能优化设计,该文提出一种基于随机存取存储器(RAM)的可重构多通道数论变换单元。在数论变换单元设计中,在按时间抽取的基础上改进多通道架构,并提出一种优化地址分配方法。最后基于Xilinx Artix-7现场可编程逻辑门阵列(FPGA)平台进行原型实现,结果显示,所设计的数论变换单元消耗的资源为1744 Slices, 16 DSP,完成1次多项式乘法的时间为2.01μs(n=256), 3.57μs(n=512), 6.71μs(n=1024)和13.43μs(n=2048),支持256~2048的不同参数n和13~32 bit模q的可重构配置,工作频率最高可达232 MHz。

摘要： 智能电能表作为智能电网终端一环,其与电网内其它设备的通信连接面临着越来越多的安全性挑战。文章从智能电能表的实际应用出发,提出了一种应用于智能电能表的椭圆曲线加密系统的设计方案。该加密系统基于低复杂度的多项式乘法器而设计,具有低资源消耗和快速运算等特点。为达到加密系统的最佳运行性能,对该加密系统的最底层多项式乘法器和加法器的设计进行了结构创新,对最高层的椭圆曲线上的点计算过程进行了次序更新优化,提出了新的椭圆曲线加密系统硬件实现架构。经实验测试显示,文章设计的面积和时间复杂度比现有结果低了18.2%。实验结果验证了该加密系统在智能电能表中应用的可行性和实用性。

摘要： 局部有源忆阻器(locally-active memristor,LAM)凭借其高集成度、低功耗和局部有源特性等优点,在神经形态计算领域显示出巨大的潜力.本文提出了一种简单的N型LAM数学模型,通过揭示其非线性动力特性,设计了N型LAM神经元电路.采用Hopf分岔、数值分析等方法定量研究了该电路的动力学行为,成功模拟了多种神经形态行为,包括全或无行为、尖峰、簇发、周期振荡等.并利用该神经元电路结构模拟了生物触觉神经元的频率特性.仿真结果表明:当输入信号幅值低于阈值时,神经元电路输出信号的振荡频率与输入信号强度呈正相关(即兴奋状态),并在阈值处达到最大值.随后,继续增大激励强度,振荡频率则逐渐降低(即保护性抑制状态).最后,设计了N型LAM硬件仿真器,并完成了人工神经元电路的硬件实现,实验结果与仿真结果、理论分析相一致,验证了该N型LAM具备的神经形态行为.

摘要： 针对区块链等特定场景对验签速度有较高要求的特点,设计了一种高速Ed25519验签算法的硬件架构。提出了基于交错NAF的多点乘算法,通过预计算和查表的方式,有效减少了点加、倍点的次数;采用Karatsuba乘法和快速约简方法实现模乘运算,并设计了不需要模加、模减的点加、倍点操作步骤,有效提升了点加、倍点运算的性能。针对解压过程中耗时的模幂运算,设计了模逆和模乘并行的模幂计算方法,提高了解压运算的性能。整个设计充分考虑了资源的复用,在Zynq-7020平台上实现需要13695个Slices,在81.61 MHz的时钟频率下,每秒能够完成8347次验签运算。

摘要： 根据网络隔离网闸的市场需求,本文提出一个高速、全国产化及低功耗网络隔离网闸的硬件实现方案,该方案对内外网处理单元和安全隔离交换处理单元的硬件实现以及工作过程进行了描述,对同类产品的全国产化实现有借鉴意义。《网络安全法》和《信息安全等级保护管理办法》明确规定信息系统运营、使用单位应当按照网络安全等级保护制度要求,履行安全保护义务。

摘要： 针对机载合成孔径雷达(SAR)数据量大、运算复杂、实时性能要求高等问题,提出了一种基于多片多核DSP并行的方式实现机载SAR距离徙动校正的方法。重点介绍实现过程中的片间及片内并行和同步处理、数据交互、数据分配,距离徙动校正的距离向脉冲压缩和惯导补偿,以及多普勒中心估计实现的具体步骤,利用点仿真和实测数据验证了该方法的有效性,并提出优化模块,进一步提高运算的实时性。

摘要： 为配合某型装备工程研制,需要设计一台集成显示及控制功能一体的电子设备。论文基于从上至下的设计思路首先对产品的设计与制造需求进行了梳理分析、对总体功能进行了子功能模块化分解,其次基于子功能进行了具体电路设计与硬件实现,最后进行了整机的试制调试和实物样机功能及性能等的技术验证。验证结果表明,该型电子设备电路设计合理,较好地满足总体需求,设计思路可行,其设计方法和流程对产品电气设计具有积极的参考意义。

摘要： 针对条形码激光识别装置价格昂贵问题,设计一种基于图像识别的条形码模块。外部采用OV7670的图像采集,能快速定位、识别出图像中的EAN-13商品码。硬件实现对常见图像识别定位算法进行优化,使用数据组合和逆序读写提高工作速度,设置多档阈值和使用反向映射提高译码精度,第二次扫描使用逆向读取对定位算法优化,优化连通域定位算法减少寄存器数量,顺序执行共用寄存器和存储器单元,算法优化后在UMC 55n1P6M工艺库下标准单元面积仅为优化前的1/3。在FPGA验证过程中,工作频率为40 MHz,采集并识别640×480图像的处理帧率为11.4 fps,图像识别率为98.7%。

摘要： 为减少运动估计模块周期数,提高硬件工作效率,从硬件实现的角度对小菱形搜索算法进行优化,调整PU和CU的迭代与处理顺序,解决处理过程中流水线停滞的问题.对小块PU采取并行计算,进一步提高处理速度.用Matlab实现搜索算法,使用Verilog语言描述硬件电路,两个版本在数据上使用相同的激励文件,对比各模块中间值进行功能验证.通过对多组序列的测试,硬件电路对一个64 px×64 px的CTU进行先进的运动矢量预测技术和整像素处理,估计需要平均消耗5800个时钟周期,在QuartusII平台上选中Arria 10AX115N3F40E2SG型号的开发板,主频能够达到186 MHz,整像素运动估计模块综合性能能够达到1080p@61 f·s^(-1).

摘要： 针对自适应权重方法在立体匹配应用时计算复杂度高,不易于实时实现的情况,通过对原算法进行权值估计改进,算法并行化设计降低计算复杂度,并应用模块并行化设计和流水线处理,提出了一种适于硬件实现的自适应权重代价聚合架构.通过Census变换计算初始匹配代价,应用改进的自适应权重方法进行并行双通道代价聚合得到可靠匹配代价,利用左右一致性检测、亚像素插值优化得到稠密视差图,实现立体匹配.整个匹配流程在单片FPGA上实现,对于大小为640×480的左右图像,系统时钟频率为60MHz情况下,实现每秒处理72帧.实验验证表明,该算法结构简单,复杂度低,适于硬件实现.

摘要： 研究了分层空时码的迭代检测译码算法在移动卫星MIMO通信系统中的应用,并在三种典型信道环境包括市区环境,郊区环境,开阔地环境下对其进行了仿真分析,其性能表现符合开阔地环境优于郊区环境,郊区环境优于市区环境的规律,并远好于单独的硬检测算法.在硬件实现该迭代检测接收机时,考虑到传统的硬件实现方法开发周期长,不易做系统调试,提出了一种新的快速的硬件实现方法,对MIMO迭代检测接收机进行了硬件实现,对比软硬件的仿真结果发现软件仿真性能要略好于硬件仿真性能,并分析了出现这种现象的原因.

摘要： 随着信息社会的进一步发展,哈希算法作为保护信息完整性的重要密码算法,它的应用越来越广泛。美国NIST组织已经顺利完成了哈希算法标准SHA0,SHA1和SHA2的征集工作,并且SHA-3的征集工作将于2012年结束。SM3作为国内商业应用中的国家标准哈希算法,于2010年12月公开。本文在硬件平台FPGA上实现了高吞吐率的SM3,经过优化处理SM3在Xilinx V5平台上的吞吐率可以达到1.5Gbps左右,并且就SM3在FPGA上的效率和SHA1,SHA2以及SHA-3的候选算法BLAKE在FPGA平台上的效率做了比较和分析。

摘要： 本系统采用偏振光成像，不仅可以获得组织的反射率信息，还可以能获得双折射率信息。其中，双折射率信息是生物组织的一项重要指标，很多病变会导致其发生改变，是医疗诊断一个重要依据。

摘要： 针对椭圆球面波函数(PSWF)信号产生的问题，提出一种新的PSWF 信号产生方法及硬件结构。根据采样定理，将信号产生过程分为采样值求解、插值滤波、数模转换等步骤。进行了理论仿真验证，并进行了硬件实现，理论和实验可知，设计的PSWF 信号发生器可以精确的产生参数可调的PSWF 信号波形，具有结构简单、使用灵活、便于数字信号处理等优点，对于基于椭圆球面波函数的通信系统实现具有重要意义。

摘要： 本文简单介绍了CCSDS、Ricc、JPEG-LS、SPIHT、JPEG2000五种压缩算法的压缩原理和软件压缩性能,提出了适用于遥感卫星应用的图像压缩方案:无损至近无损压缩时选用JPEG-LS压缩,4-8倍时选用JPEG2000压缩,同时介绍了两种算法的硬件实现方案及实现技术指标,为遥感卫星选择数据压缩方案提供了依据.

摘要： YHFT-XDSP是一款自主设计的面向无线基站应用的32位高性能数字信号处理器,根据通信算法的访存行为及其高带宽的存储结构特点,提出了一种高带宽的向量地址产生器( Vector Address Generation Unit,VAGU),可并行执行两条向量访存指令,支持YHFT-XDSP中基于单指令多数据(Single Instruction Multiple Data,SIMD)结构的向量处理部件(Vector Processing Unit,VPU)对向量存储器(Vector Memory,VM)的非对齐访问和有限共享.VAGU除了完成向量访存指令译码和地址计算功能外,还实现了一种向量访问重整理单元(Vector Accessing Reorder Unit,VARU),根据计算出的地址信息对VPU访问VM的地址进行带宽扩展和对齐整理,将各套访问VM的请求、数据、地址等访存信息进行整理和移位操作,使其与VM各访存接口带宽匹配、对齐,实现了对VM的地址非对齐访问；当以字节和半字粒度向量数据访问VM时,还将其带宽分别压缩成字访问带宽的1/4和1/2,减少了访存冲突几率,实现了字节、半字、字粒度地址连续的向量数据访存.实验结果表明,该VAGU不仅为向量处理部件提供了充足的数据访问带宽,还减少了向量处理部件内部数据的混洗等操作,压缩了代码密度,提高了算法的访存效率,降低了功耗.

摘要： YHFT-XDSP是一款自主设计的面向无线基站应用的32位高性能数字信号处理器,根据通信算法的访存行为及其高带宽的存储结构特点,提出了一种高带宽的向量地址产生器( Vector Address Generation Unit,VAGU),可并行执行两条向量访存指令,支持YHFT-XDSP中基于单指令多数据(Single Instruction Multiple Data,SIMD)结构的向量处理部件(Vector Processing Unit,VPU)对向量存储器(Vector Memory,VM)的非对齐访问和有限共享.VAGU除了完成向量访存指令译码和地址计算功能外,还实现了一种向量访问重整理单元(Vector Accessing Reorder Unit,VARU),根据计算出的地址信息对VPU访问VM的地址进行带宽扩展和对齐整理,将各套访问VM的请求、数据、地址等访存信息进行整理和移位操作,使其与VM各访存接口带宽匹配、对齐,实现了对VM的地址非对齐访问；当以字节和半字粒度向量数据访问VM时,还将其带宽分别压缩成字访问带宽的1/4和1/2,减少了访存冲突几率,实现了字节、半字、字粒度地址连续的向量数据访存.实验结果表明,该VAGU不仅为向量处理部件提供了充足的数据访问带宽,还减少了向量处理部件内部数据的混洗等操作,压缩了代码密度,提高了算法的访存效率,降低了功耗.

摘要： YHFT-XDSP是一款自主设计的面向无线基站应用的32位高性能数字信号处理器,根据通信算法的访存行为及其高带宽的存储结构特点,提出了一种高带宽的向量地址产生器( Vector Address Generation Unit,VAGU),可并行执行两条向量访存指令,支持YHFT-XDSP中基于单指令多数据(Single Instruction Multiple Data,SIMD)结构的向量处理部件(Vector Processing Unit,VPU)对向量存储器(Vector Memory,VM)的非对齐访问和有限共享.VAGU除了完成向量访存指令译码和地址计算功能外,还实现了一种向量访问重整理单元(Vector Accessing Reorder Unit,VARU),根据计算出的地址信息对VPU访问VM的地址进行带宽扩展和对齐整理,将各套访问VM的请求、数据、地址等访存信息进行整理和移位操作,使其与VM各访存接口带宽匹配、对齐,实现了对VM的地址非对齐访问；当以字节和半字粒度向量数据访问VM时,还将其带宽分别压缩成字访问带宽的1/4和1/2,减少了访存冲突几率,实现了字节、半字、字粒度地址连续的向量数据访存.实验结果表明,该VAGU不仅为向量处理部件提供了充足的数据访问带宽,还减少了向量处理部件内部数据的混洗等操作,压缩了代码密度,提高了算法的访存效率,降低了功耗.

摘要： YHFT-XDSP是一款自主设计的面向无线基站应用的32位高性能数字信号处理器,根据通信算法的访存行为及其高带宽的存储结构特点,提出了一种高带宽的向量地址产生器( Vector Address Generation Unit,VAGU),可并行执行两条向量访存指令,支持YHFT-XDSP中基于单指令多数据(Single Instruction Multiple Data,SIMD)结构的向量处理部件(Vector Processing Unit,VPU)对向量存储器(Vector Memory,VM)的非对齐访问和有限共享.VAGU除了完成向量访存指令译码和地址计算功能外,还实现了一种向量访问重整理单元(Vector Accessing Reorder Unit,VARU),根据计算出的地址信息对VPU访问VM的地址进行带宽扩展和对齐整理,将各套访问VM的请求、数据、地址等访存信息进行整理和移位操作,使其与VM各访存接口带宽匹配、对齐,实现了对VM的地址非对齐访问；当以字节和半字粒度向量数据访问VM时,还将其带宽分别压缩成字访问带宽的1/4和1/2,减少了访存冲突几率,实现了字节、半字、字粒度地址连续的向量数据访存.实验结果表明,该VAGU不仅为向量处理部件提供了充足的数据访问带宽,还减少了向量处理部件内部数据的混洗等操作,压缩了代码密度,提高了算法的访存效率,降低了功耗.

摘要： 本发明涉及了一种物理硬件控制方法、实现物理硬件控制程序发布的方法、装置及电子设备，所述物理硬件控制方法包括：控制端由程序发布端下载已发布的物理硬件控制程序，物理硬件控制程序集成有配置文件、硬件解析协议和硬件通信库，配置文件用于描述物理硬件相关联的硬件角色以及硬件角色所配置的动作块；加载物理硬件控制程序，通过程序加载建立与物理硬件之间的通信连接，并获取与硬件角色所配置动作块具有映射关系的动作描述信息；通过通信连接发送动作描述信息至物理硬件，通过动作描述信息定义的硬件角色可执行动作进行相关联物理硬件的动作控制。采用本发明能够充分利用已发布的物理硬件控制程序向物理硬件实施动作控制。

摘要： 本发明提供了一种用于使得能够依赖于硬件电路在硬件设备上执行软件应用、同时防止在另一硬件设备中执行应用的二进制拷贝的一种方法、硬件电路和硬件设备。源自于软件应用的询问数据被输入到硬件设备的硬件电路，其中，所述硬件电路被配置成执行确定性函数。响应数据由硬件设备生成，其被用来操纵软件应用的至少一部分以从而使得能够执行软件应用。

摘要： 本发明公开了一种RAID 6硬件加速电路结构，包括：参数解析模块，配置用于获取RAID 6算法的参数系数，并基于参数系数计算运算系数；数据缓存模块，配置用于存储磁盘数据；有限域运算模块，配置用于依次获取当前盘对应的运算系数和磁盘数据，并基于当前盘对应的运算系数和磁盘数据进行有限域乘法运算以得到当前盘的中间值；其中，有限域运算模块进一步配置用于将计算得到的第一个盘的中间值缓存到中间值存储模块，将计算得到的其他盘的中间值与中间值存储模块中的值进行异或运算，并将运算结果缓存到中间值存储模块，若是当前盘为最后一个盘，则将中间值存储模块中的值作为最终结果输出。本发明还公开了RAID 6硬件加速实现方法。

摘要： 本发明属于信息安全技术领域，具体涉及一种基于PCI总线的硬件加解密实现方法及硬件加密板卡。本发明通过依托于一种基于PCI总线的硬件加密板卡，结合可靠的数据调度方法，能够实现对基于PCI总线的主机系统数据的加密/解密处理。本发明的加解密实现方法具有安全性高、加密/解密速度快、通用性好的优点。

摘要： 本发明涉及了一种物理硬件控制方法、实现物理硬件控制程序发布的方法、装置及电子设备，所述物理硬件控制方法包括：控制端由程序发布端下载已发布的物理硬件控制程序，物理硬件控制程序集成有配置文件、硬件解析协议和硬件通信库，配置文件用于描述物理硬件相关联的硬件角色以及硬件角色所配置的动作块；加载物理硬件控制程序，通过程序加载建立与物理硬件之间的通信连接，并获取与硬件角色所配置动作块具有映射关系的动作描述信息；通过通信连接发送动作描述信息至物理硬件，通过动作描述信息定义的硬件角色可执行动作进行相关联物理硬件的动作控制。采用本发明能够充分利用已发布的物理硬件控制程序向物理硬件实施动作控制。

摘要： 本发明涉及了一种用于AES加密硬件系统的量子字节替换硬件模块的实现方法，通过将伽罗华域中有限域上的数据变换到复合域上，在复合域上进行求逆之后再变换回有限域，达到对数据加密的目的。使用电子线路中的异或门、与门等器件来实现量子逻辑门的变换，最终实现硬件模块的搭建。本发明用量子线路中的简单门电路实现，可有效地缓解加密系统中CPU的运行压力，具有速度更快，加密效果更好优点。

摘要： 本发明涉及数字货币领域，特别涉及一种利用硬件实现数字货币钱包的方法及硬件钱包，该方法包括：硬件钱包等待接收来自上位机的指令，当接收到查询余额指令时，硬件钱包根据安全存储区中的主密钥和预置的子密钥索引通过密钥派生算法生成子密钥对，并根据子密钥对中的子公钥生成账户地址，将账户地址与子密钥索引绑定并返回给上位机；当接收到交易指令时，硬件钱包根据安全存储区中的主密钥和交易指令中的子密钥索引通过密钥派生算法生成子密钥对，并使用子密钥对中的子私钥对交易指令中的交易数据进行签名得到签名结果，根据子密钥对中的子公钥和所述签名结果生成交易凭据，并将交易凭据返回上位机，本方法解决了密钥保存的安全性问题。

摘要： 本发明公开一种批处理FIR算法的硬件实现方式和硬件系统，属于数字信号处理中FIR算法及其硬件实现技术领域。针对现有技术中存在的含有批处理的FIR加速器性能不够，数字信号处理的效率不高等问题，本发明系统包括控制模块、源数据地址生成模块，系数地址生成模块、结果地址生成模块、存储单元、数据搬运模块和计算模块，计算模块执行FIR算法中的乘累加运算，本发明硬件系统加入批处理功能，减少了配置信息和启动数据搬运时的时钟周期消耗，提高FIR加速器性能，优化数字信号处理硬件设计。

摘要： 本发明公开了一种低硬件开销的分段线性函数的硬件实现方法，该实现方法可用于对双重峰STDP规则（PSTDP），三重峰STDP规则（TSTDP），强化STDP规则（RL‑STDP）等进行硬件实现，该方法在有输入值时优先判断输入值所在分段，对处于任何分段的输入值，都可以利用信号控制完成两次移位运算和两次加法运算，得到函数计算结果，从而避免了为函数的每个分段设计运算电路，低硬件开销的实现了分段线性函数。该实现方法设计的电路包括有移位寄存器，多路选择器，加法器等结构，该方法面向神经网络硬件加速，减少了电路资源的使用，提升了计算效率，具有低面积低功耗的特点，可减少指数函数实现的硬件规模，提升网络的计算效能。

摘要： 本发明涉及一种节省硬件存储空间的demura硬件实现方法。步骤S1、图像捕捉；步骤S2、根据所捕捉图像的mura程度，判断所需的compensation block的大小；步骤S3、计算每个compensation block的补偿值；步骤S4、对图像进行补偿。本发明方法能够节省demura的硬件空间。