相位累加器

摘要： 为解决侦察卫星被动目标定位跟踪精准性不达标的问题,提出基于分布式SAR系统的侦察卫星目标定位应用算法;借助侦查调节模块,估量卫星目标相位累加器实际处置权限,调度SAR型存储模块与D/A分布模块间的定位应用关系,搭建基于分布式SAR系统的卫星定位执行结构;在此基础上,选择理想型号的定位传感器,通过定位坐标转换的方式,连接定位所需的通讯传输协议,实现侦察卫星的目标自定位处理;联合分布式定位原理,在测算卫星目标侦查角度的同时,完成目标定位信息的接收与转存,实现侦察卫星目标定位算法的应用;对比实验结果表明,与DDS算法行为相比,应用新型定位技术后,LCT指标、LOC指标数值均超过60％,抑制侦察卫星被动目标失精准定位跟踪行为的出现.

摘要： 信号发生器是一种能产生标准信号的电子仪器,是工业生产和电工电子实验室中经常使用的电子仪器之一.随着社会发展和科技的进步,目前中高端的信号发生器的设计均采用了DDS技术.此类信号发生器具有频率输出稳定度高、频率合成范围宽、信号频谱纯净度高等优点,可以说DDS技术对于信号发生器的发展具有非常重要的作用,它是使信号发生器更加成熟、更加先进的技术保障.

摘要： 直接数字合成是先进的频率合成技术,它具有很多优良的特性,本文针对在DDS中低频信号设置频率准确度的问题,提出了提高频率准确度的方法.

摘要： 为了解决普通信号源频率分辨率低、频率准确度低、开发更新周期长、信号通道少的问题,文中设计并实现了一种以FPGA、高速D/A和低通滤波为核心,基于DDS技术的多功能多通道信号源.在FPGA中设计了PCI接口控制器、同步时钟控制模块、SRAM控制器、DDS模块等.系统测试结果表明该系统硬件电路简单可靠,能够产生幅度和频率可调的正弦波、方波、三角波、锯齿波和任意波形信号,频率分辨率可达0.01Hz,频率准确度小于等于±0.1％.%In order to solve the problem of the low frequency resolution,low frequency accuracy,the long cycle of develop-ment and update and the less signal channel,a multi-function and multi-channel signal generator which is based on DDS technolo-gy with FPGA,high-speed D/A and a low-pass filter as the core is designed and implemented. In the FPGA,the PCI interface con-troller,synchronous clock control module,SRAM controller and DDS module etc are designed. The experiment results show that the system is simple and reliable and can generate sine wave,square wave,triangular wave,saw tooth wave and arbitrary waveform sig-nal. The frequency resolution comes up to 0.01Hz and frequency accuracy is equal or lesser than ±0.1％.

摘要： 函数信号发生器是一种常用的信号源，广泛应用于各种电子系统中，三角函数发生器是函数发生器中最为常用的一种。随着电子技术的发展，传统的函数发生器已经不能满足电子系统应用的需要，基于直接频率合成技术的函数发生器，由于可以获得很高的频率稳定度以及精确度，因此发展迅速。介绍了一种基于 FPGA 的三角函数信号发生器，具体分析了 DDS 算法原理，用verilog 语言实现了相位累加器和波形存储器两个模块的设计，借助 MATLAB 软件生成了波形存储器中的三角函数波形数值，利用 Synplify 和 ModelSim 作为软件平台，对设计进行了综合和仿真。%The signal generator,as a common signal source,is widely used in electronic system.The trigonometric function generator, as one of the signal generators, is used commonly. With the development of electronic technology,traditional function generator doesn't meet the needs of electronic systems.The function generator based on DDS,because of the high stability and accuracy of frequency, is developed rapidly.This paper introduces a trigonometric function generator based on FPGA,concretely analyzes the algorithm of DDS,designs the phase accumulator and ROM with verilog language,uses MATLAB to generate wave value of trigonometric function in ROM,and applies Synplify and ModelSim as the soft platform to synthesize and simulate the design.

摘要： 针对调频广播在信号输出过程中易发生频谱被干扰的问题,运用直接数字频率合成设计了一种高精度射频信号源,采用了数字频率合成、外部场效应管和巴特沃斯滤波器分别设计了调频广播的控制模块、倍频模块和滤波模块。进行测试分析结果表明：信号源系统输出频带宽度可以达到370MHz,对电压最大幅值干扰抑制效果可以达到50dBc；当数字频率合成输出增益信号进行平滑处理后的频段最小频率100MHz时,外部噪声干扰和谐波信号干扰抑制为35dB,该调频广播信号源的频率稳定度和精度都比较高。%For FM radio spectrum has problems of interference-prone in signal output process,direct digital frequency synthesizer is used to design a high precision RF signal source,a digital frequency synthesizer,external FET and Butter-worth filters are used to design FM radio control modules,multiplier module and filter module.Test results show that the source system output bandwidth is up to 370MHz,the maximum amplitude of the voltage interference suppression effect can be achieved 50dBc,when the minimum frequency 100MHz band digital frequency synthesizer output signal gain after smoot-hing,external noise and interference harmonic signal interference suppression is 35dB,frequency stability and accuracy of the FM radio signal source are high.

摘要： 基于直接数字频率合成技术DDS的原理,分析了影响DDS频率输出的核心因素.在此基础上仿真验证了相位累加器的位数对DDS频率输出的作用.介绍了一种DDS芯片AD9852并基于这种芯片提出了一种雷达回波模拟器的设计,并分析了DDS芯片的优缺点.该设计能够稳定地产生70 MHz载频的雷达回波,较好地模拟出所需回波.

摘要： 传统的多路同步信号源常采用单片机搭载多片专用DDS芯片配合实现.该技术实现复杂,且在要求各路同步相干可控时难以实现.本文在介绍了DDS原理的基础上,给出了用Verilog_HDl语言实现相干多路DDS的工作原理、设计思路、电路结构.利用Modelsim仿真验证了该设计的正确性,本设计具有调相方便,相位连续,频率稳定度高等优点.

摘要： 介绍了基于查找表的数控振荡器(NCO)的工作原理和设计步骤,然后在FPGA开发软件System Generator环境中实现了NCO,并给出了仿真结果及其在数字中频模块中的应用.

摘要： 直接数字频率合成(DDS)技术是上世纪七十年代提出的频率合成技术,采用DDS技术设计的信号发生器具有极高的频率分辨率和精确度.文章介绍了DDS的工作原理,从相位累加器叠加溢出的角度,对DDS的输出频率进行误差分析.最后给出一个基于片上可编程系统(PSoC)的DDS方波设计方案.

摘要： 本文介绍了利用现场可编程逻辑门阵列(FPGA)实现直接数字频率合成信号发生器(DDS)的原理,重点介绍了DDS技术在FPGA中的实现方法,以及数控振荡器(NCD)的ROM查找表设计和相位累加器的设计；给出了采用FPGA芯片进行直接数字频率合成信号发生器的仿真结果以及系统顶层设计原理图。

摘要： 介绍了DDS的原理与特点,通过硬件描述语言VHDL作为设计输入,完成了DDS数字部分的相位累加器、ROM查找表及相位调制器的设计,通过Modelsim完成每个模块与系统仿真.采用Altera公司QuartusⅡ作为软件平台,FPGA器件为该公司的Cyclone系列EP1C3T144,通过GW48-PK2实验系统、D/A转换器DAC0832,完成对DDS的硬件下载.通过示波器观察其波形,验证了本设计的正确性.由于FPGA的可编程性,使修改、添加和优化DDS的功能非常方便.

摘要： 给出了基于FPGA芯片的直接数字频率合成器(DDS)的设计方法.因为DDS技术的实现依赖于高速、高性能的数字器件,选用现场可编程器件FPGA作为目标器件,可利用其高速、高性能及可重构性,根据需要方便地实现各种比较复杂的调频、调相和调幅功能.并且在设计中采用流水线技术,以提高相位累加器的速度.随着微电子技术的不断发展,开发者能很容易地将整个应用系统实现在一片FPGA中,从而实现片上系统(SoC).因此,用FPGA实现DDS就有了更广泛的现实意义,并在现代通信系统中具有良好的实用性.

摘要： 介绍了直接数字合成的基本原理，详细地讨论了目前流行的实现直接数字合成的两种设计方案及其在雷达中的应用，同时对两种方案进行了比较，并指出了在设计电路时所应注意的问题。

摘要： 介绍了直接数字合成的基本原理，详细地讨论了目前流行的实现直接数字合成的两种设计方案及其在雷达中的应用，同时对两种方案进行了比较，并指出了在设计电路时所应注意的问题。

摘要： 介绍了直接数字合成的基本原理，详细地讨论了目前流行的实现直接数字合成的两种设计方案及其在雷达中的应用，同时对两种方案进行了比较，并指出了在设计电路时所应注意的问题。

摘要： 本文在分析了传统的DDS算法的基础上,提出了一种改进方案,使得系统的复杂度降低,更趋于模块化,产生的波形频率更准确.输出采用一个周期8个采样点的定点输出,系统时钟频率为80MHz,信号的谐波小于-70dB.输出信号的范围为DC到10MHz,信号频率的步长为0.1Hz,相应的转换速度为12.5ns.

摘要： 本文在分析了传统的DDS算法的基础上,提出了一种改进方案,使得系统的复杂度降低,更趋于模块化,产生的波形频率更准确.输出采用一个周期8个采样点的定点输出,系统时钟频率为80MHz,信号的谐波小于-70dB.输出信号的范围为DC到10MHz,信号频率的步长为0.1Hz,相应的转换速度为12.5ns.

摘要： 本文在分析了传统的DDS算法的基础上,提出了一种改进方案,使得系统的复杂度降低,更趋于模块化,产生的波形频率更准确.输出采用一个周期8个采样点的定点输出,系统时钟频率为80MHz,信号的谐波小于-70dB.输出信号的范围为DC到10MHz,信号频率的步长为0.1Hz,相应的转换速度为12.5ns.

摘要： 本发明公开了适应前端高速处理的累加器，累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；帧数判断模块：当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X‑1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

摘要： 本发明描述一种支持两点调制的数字锁相环(DPLL)。在一个设计中，所述DPLL包括相位-数字转换器以及在环路中操作的环路滤波器、用于低通调制路径的第一处理单元，以及用于高通调制路径的第二处理单元。所述第一处理单元接收输入调制信号，并向所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点提供第一调制信号。所述第二处理单元接收所述输入调制信号，并向所述环路内部在所述环路滤波器后面的第二点提供第二调制信号。所述第一处理单元可包括累加所述输入调制信号以将频率转换为相位的累加器。所述第二处理单元可包括以可变增益缩放所述输入调制信号的缩放单元。

摘要： 本发明公开了适应前端高速处理的累加器，累加器模块：累加器模块有输入端口A、输入端口B和输出端口，输入端口A直接与前端数据处理器件的输出接口连接并按帧数顺序获得前端数据处理器件实时更新的每一帧的原始数据，输入端口B直接与帧数判断模块的输出端口连接并获得帧数判断模块实时更新的输出数据B，累加器模块对原始数据与输出数据B进行累加计算并输出累加结果；帧数判断模块：当前端数据处理器件的输出结果信号A的帧数为X时，X大于1的正整数，帧数判断模块用于调用先进先出缓存模块中，帧数为X‑1时原始数据对应的累加结果作为输出数据B给累加器模块的输入端口B。

摘要： 本发明描述一种支持两点调制的数字锁相环(DPLL)。在一个设计中，所述DPLL包括相位-数字转换器以及在环路中操作的环路滤波器、用于低通调制路径的第一处理单元，以及用于高通调制路径的第二处理单元。所述第一处理单元接收输入调制信号，并向所述环路内部在所述相位-数字转换器后面且在所述环路滤波器前面的第一点提供第一调制信号。所述第二处理单元接收所述输入调制信号，并向所述环路内部在所述环路滤波器后面的第二点提供第二调制信号。所述第一处理单元可包括累加所述输入调制信号以将频率转换为相位的累加器。所述第二处理单元可包括以可变增益缩放所述输入调制信号的缩放单元。

摘要： 一种可以消除数控振荡器频率误差的方法以及实现该方法的累加器，用于WCDMA和CDMA2000系统中；所述方法包括以下步骤：A、用相位累加器对输入频率控制字进行累加，并根据所述频率控制字的低2比特值，每三个有效时钟周期对累加相位或所述频率控制字进行一次修正，得到每个时钟周期对应的数字相位；B、所述数字相位经函数处理器处理后，得到相应的正余弦函数。本发明方法和累加器通过对数控振荡器累加相位或频率控制字的自动定时补偿，可以有效地消除数控振荡器频率误差，防止了由于频率误差导致的NCO相位误差累积。

摘要： 本发明公开了应用于全数字PLL的低功耗相位累加器，包括有异步计数器、同步计数器、延时采集模块和同步输出模块，所述异步计数器的输出端连接至同步计数器的输入端，所述延时采集模块用于采集异步计数器和同步计数器的信号，所述同步输出模块用于将延时采集模块采集到的信号同步输出。本发明利用异步计数器和同步计数器实现相位累加计数功能，降低了延时功耗；并且采用采样信号分别延时来采样不同级异步、同步计数器的输出，进一步降低功耗，并利用同步延时信号再次采样，从而实现同步输出。本发明作为应用于全数字PLL的低功耗相位累加器可广泛应用于电子电路领域。

摘要： 一种可以消除数控振荡器频率误差的方法以及实现该方法的累加器，用于WCDMA和CDMA2000系统中；所述方法包括以下步骤：A.用相位累加器对输入频率控制字进行累加，并根据所述频率控制字的低2比特值，每三点对累加相位或所述频率控制字进行一次修正，得到每个时钟周期对应的数字相位；B.所述数字相位经函数处理器处理后，得到相应的正余弦信号。本发明方法和累加器通过对数控振荡器累加相位或频率控制字的自动定时补偿，可以有效地消除数控振荡器频率误差，防止了由于频率误差导致的NCO相位误差累积。

摘要： 可变相位累加器电路结构的全数字锁相环及锁相控制方法，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用电子设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本发明具有锁相速度快、锁定频率范围宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。

摘要： 本实用新型公开了一种基于相位累加器的分数分频器，包括：频率控制字模块，用于确定相位累加器每次相位的递增量；N位相位累加器，与所述频率控制字模块相连，用于在系统时钟的触发下进行相位的累加，并把累加的相位输出；分频电路，与所述N位相位累加器相连，把所述N位相位累加器输出的相位与预设的值比较，实现占空比可调的分频时钟。本实用新型中相位累加器的位数N确定后，根据分频时钟和系统时钟的关系可以计算出频率控制字的值，频率控制字决定相位累加器的相位递增量，分频电路根据相位累加器输出的相位来输出分频时钟，可以产生占空比可调、分频比在2

摘要： 可变相位累加器电路结构的全数字锁相环，所述的全数字锁相环包括数字鉴相器模块、数字环路滤波器模块、缓冲寄存器和数控振荡器模块。数字环路滤波器模块和数控振荡器模块分别包括第一可变相位累加器、第二可变相位累加器，利用电子设计自动化技术完成各个模块电路的设计。通过采用可变相位累加器电路结构对全数字锁相环的电路结构进行优化，拓宽了全数字锁相环电路的锁相范围，提高了锁相频率，降低了系统的总功耗，并且不会增加FPGA芯片内部的逻辑资源。本实用新型具有锁相速度快、锁定频率范围宽、功耗低等优点，可将其作为锁相电路模块嵌入到不同的系统芯片中，具有十分广泛的用途。