现场可编程门阵列(FPGA)

摘要： 为简化嵌入式开发人员更新RISC-V处理器固件的操作流程,提出了一种易操作、高效且稳定的固件更新系统设计方法,包括BootROM引导流程设计和在应用中编程(in-application programming,IAP)设计。在BootROM引导流程设计中,通过启动参数再配置的方法,可使此引导流程兼容多种启动模式,如SRAM启动、主内存启动。在IAP设计中,处理器先通过通用异步收发传输器(universal asynchronous receiver/transmitter,UART)接收从上位机发送过来的新固件,该固件采用Ymodem协议发送,再通过串行外设接口(serial peripheral interface,SPI)进行片外Flash的重新烧写,以完成对系统固件的更新,同时,为保证接收新固件的可靠性,加入了循环冗余校验(cyclic redundancy check,CRC)算法。在现场可编程门阵列(field programmable gate array,FPGA)上对该系统进行了多次测试,均完成了对系统固件的更新,验证了该设计的可行性与稳定性。

摘要： 近年来,随着可重构计算方法和可重构硬件特性的不断演进,基于FPGA动态部分重构技术构建运行时可重构加速器已经成为解决传统加速器设计中硬件资源限制问题的重要途径。然而,区别于传统静态重构加速器,FPGA的动态重构开销是影响硬件加速整体性能的重要因素,而目前尚缺少能够在可重构硬件设计的早期阶段进行动态重构开销精确估算的相关方法。为此,通过对主流FPGA的比特流配置文件进行剖析,提出了一种基于可重构功能模块消耗的资源估算相应部分重构比特流文件大小的方法,并在此基础上构建了运行时重构的性能开销模型。作为验证,在Xilinx VC709 FPGA平台对神经网络计算方法如Winograd算法、FFT算法、GEMM算法和加密算法如AES、DES等进行了动态重构模式下的硬件部署。实验结果表明,所提出的性能开销模型可以对不同算法的动态重构开销进行快速评估,并达到了平均98%的准确率,能够便捷地应用于动态重构加速器设计中。

摘要： 随着无人机(unmanned aerial vehicle,UAV)在航拍、空中侦察等相关领域被广泛应用,对于无人机的智能化需求逐渐提高。目标跟踪具有信息量大、实时性高等优点,能够为无人机的智能飞行提供大量且实时的外部信息。进行低开销、低功耗的无人机目标跟踪系统的研究,对无人机智能化进程的加速具有深远意义。为更好解决跟踪过程中出现的对背景复杂、光照变化、目标较小、移动速度快等情景的目标跟踪准确度和实时性等问题,提出一种基于FPGA的自适应跟踪算法。将视频RGB数据流进行灰度转换;将模板数据和搜索区域的像素灰度值保存于片内RAM,搜索区域内遍历寻找与模板相似度最高的区域;当背景或光线发生变化,采用更新模板的方式,进一步提高跟踪准确度。仿真结果显示所提跟踪算法具有较好的实时性,跟踪重叠率在95%以上,跟踪速率在50 frame/s以上,有较好的跟踪准确度和实时性。

摘要： 具有优越性能的卷积神经网络算法已得到广泛应用,但其参数量大、计算复杂、层间独立性高等特点也使其难以高效地部署在较低功耗和较少资源的边缘场景。为此结合该种算法的特点提出了一种基于混合架构的卷积神经网络计算加速方法,该方法选用CPU加FPGA的混合架构,对网络模型进行了压缩优化;在FPGA上通过指令控制数据流的DSP阵列结构实现了卷积计算加速;通过YOLO算法测试了该方法的加速性能,在7 000万门级FPGA上各类资源消耗低于50%且总功耗为7.36 W的情况下,吞吐率达到了120 GOPS。

摘要： 为实现边缘端人体行为识别需满足低功耗、低延时的目标,本文设计了一种以卷积神经网络(CNN)为基础、基于可穿戴传感器的快速识别系统.首先通过传感器采集数据,制作人体行为识别数据集,在PC端预训练基于CNN的行为识别模型,在测试集达到93.61%的准确率.然后,通过数据定点化、卷积核复用、并行处理数据和流水线等方法实现硬件加速.最后在FPGA上部署识别模型,并将采集到的传感器数据输入到系统中,实现边缘端的人体行为识别.整个系统基于Ultra96-V2进行软硬件联合开发,实验结果表明,输入时钟为200 M的情况下,系统在FPGA上运行准确率达到91.80%的同时,识别速度高于CPU,功耗仅为CPU的1/10,能耗比相对于GPU提升了91%,达到了低功耗、低延时的设计要求.

摘要： 针对卷积神经网络在嵌入式系统需要耗费大量计算资源、计算复杂度高等问题,提出一种基于ZYNQ系列FPGA的加速方法。通过HLS工具对卷积神经网络加速器进行设计,提出相邻层位宽合并和权重参数重排序的策略实现数据传输的优化,利用卷积分解、并行展开充分发挥FPGA并行计算的优势。为验证卷积神经网络加速器的加速效果,将YOLO目标检测模型进行部署。实验结果表明,在PYNQ-Z2上达到了39.39 GOP/s的计算性能,是intel i5-2400 CPU的3.4倍,是ARM-Cortex A9 CPU的147.5倍。在相同FPGA平台上与之前的工作相较也有更高的性能。

摘要： 针对参数固定的移位寄存器在使用上不足的问题,文章设计了基于FPGA的参数可调的多功能移位寄存器,实现了多参数多种移位方式的移位功能。电路主要包括多路选择器模块和移位功能模块等。经仿真测试表明,该设计达到了参数可调多功能移位寄存器的要求。

摘要： 针对星载等功耗受限平台下遥感影像目标检测存在的高准确率、低功耗以及高吞吐量等要求,本文提出了一种面向目标检测的现场可编程门阵列(FPGA)卷积神经网络(CNN)优化方法。采用数据流调度技术以及基于乘法矩阵与前向加法链的卷积计算阵列设计对浮点卷积神经网络模型进行加速。利用该方法在FPGA开发板上实现了浮点卷积目标检测网络,在应用中达到了与原模型一致的准确率,平均准确率为97.59%,吞吐量达到了Titan X的22倍。与同类的FPGA加速浮点卷积方法对比,该方法的吞吐量以及能效比达到了最优。实验数据表明,该方案突破了浮点卷积加速的线速吞吐难点,解决了应用中存在的功耗、准确率以及吞吐量三者制衡的问题。

摘要： 针对实时目标检测网络在图形处理器(GPU)加速器上实时性低、功耗高和成本高等问题,本文提出了一种结合通道注意力机制与深度可分离卷积的神经网络模型(At DS-SSD),并将该网络在现场可编程门阵列(FPGA)上进行优化与部署。At DS-SSD网络在SSD模型基础上,将VGG 16特征提取网络部分替换成以深度可分离卷积为主体的MobileNet网络,并加入通道注意力模块。本文采用8位的定点量化方法,对网络模型参数进行量化。最后,本文将量化后的At DS-SSD网络模型在ZCU 102平台上进行部署,并采用PASCAL VOC数据集进行测试。在平均精度均值只损失0.58%的情况下,加速器性能从85 fps提升到311.7 fps,测试功耗相当于NVIDIA RTX 2080Ti的11%。实验数据表明,基于FPGA平台结合注意力机制和深度可分离卷积的网络模型,可以提升计算实时性并降低功耗,减少网络复杂度降低导致的精度损失,从而验证了本文方法的有效性。

摘要： 在我国电力系统中,配电站属于电力网络边缘节点,是电力系统中的重要环节。然而,人工巡检或一些传统硬件设备的数据采集手段,由于成本及效率等问题,已经无法匹配当下的安防巡检需求。针对此问题,本文提出一种基于现场可编程门阵列(FPGA)的智能配电站安防巡检解决方案。首先利用YOLOv4-tiny网络实现安全帽佩戴检测、工作服着装检测、越界预警识别等功能,其准确率可达93.5%;其次针对配电站的应用场景,本文利用FPGA在边缘设备上实现实时检测的效果,并从并行展开及流水线等方面进行加速优化。实验结果表明,该系统可在ZCU102平台上实现每秒传输帧数为68的检测速度,整体平均性能达到228十亿次运算/秒。

摘要： 随着任务复杂度的提高，FPGA越来越多的应用于空间领域，目前在卫星控制计算机等电子线路中都有着相当数量的应用。针对这种需求，本论文研究在基于SRAM的FPGA上通过位流回读和重配置来实现硬件容错的一种方法，首先分析了FPGA的配置数据帧格式以及整个器件中配置数据帧的类型和分布，在此基础上给出了具体的位流回读故障检测方法和重配置容错方法，最后给出了实现该容错方法的一个实例。论文的研究对星上采用基于SRAM的FPGA的各分系统电路的容错设计具有借鉴意义。

摘要： 随着任务复杂度的提高，FPGA越来越多的应用于空间领域，目前在卫星控制计算机等电子线路中都有着相当数量的应用。针对这种需求，本论文研究在基于SRAM的FPGA上通过位流回读和重配置来实现硬件容错的一种方法，首先分析了FPGA的配置数据帧格式以及整个器件中配置数据帧的类型和分布，在此基础上给出了具体的位流回读故障检测方法和重配置容错方法，最后给出了实现该容错方法的一个实例。论文的研究对星上采用基于SRAM的FPGA的各分系统电路的容错设计具有借鉴意义。

摘要： 随着任务复杂度的提高，FPGA越来越多的应用于空间领域，目前在卫星控制计算机等电子线路中都有着相当数量的应用。针对这种需求，本论文研究在基于SRAM的FPGA上通过位流回读和重配置来实现硬件容错的一种方法，首先分析了FPGA的配置数据帧格式以及整个器件中配置数据帧的类型和分布，在此基础上给出了具体的位流回读故障检测方法和重配置容错方法，最后给出了实现该容错方法的一个实例。论文的研究对星上采用基于SRAM的FPGA的各分系统电路的容错设计具有借鉴意义。

摘要： 随着任务复杂度的提高，FPGA越来越多的应用于空间领域，目前在卫星控制计算机等电子线路中都有着相当数量的应用。针对这种需求，本论文研究在基于SRAM的FPGA上通过位流回读和重配置来实现硬件容错的一种方法，首先分析了FPGA的配置数据帧格式以及整个器件中配置数据帧的类型和分布，在此基础上给出了具体的位流回读故障检测方法和重配置容错方法，最后给出了实现该容错方法的一个实例。论文的研究对星上采用基于SRAM的FPGA的各分系统电路的容错设计具有借鉴意义。

摘要： 随着任务复杂度的提高，FPGA越来越多的应用于空间领域，目前在卫星控制计算机等电子线路中都有着相当数量的应用。针对这种需求，本论文研究在基于SRAM的FPGA上通过位流回读和重配置来实现硬件容错的一种方法，首先分析了FPGA的配置数据帧格式以及整个器件中配置数据帧的类型和分布，在此基础上给出了具体的位流回读故障检测方法和重配置容错方法，最后给出了实现该容错方法的一个实例。论文的研究对星上采用基于SRAM的FPGA的各分系统电路的容错设计具有借鉴意义。

摘要： 文章综述了数字化核脉冲测量技术的特点及其国内外发展概况，指出数字化是当前核电子学发展的重要方向。以数字化γ能谱测量装置为实例，说明了数字化核脉冲测量系统设计的基本流程。探讨了数字化核脉冲测量技术在核辐射监测中的典型应用，一并提出了加强国内数字核电子学教学、科研与应用开发的建议。

摘要： 文章综述了数字化核脉冲测量技术的特点及其国内外发展概况，指出数字化是当前核电子学发展的重要方向。以数字化γ能谱测量装置为实例，说明了数字化核脉冲测量系统设计的基本流程。探讨了数字化核脉冲测量技术在核辐射监测中的典型应用，一并提出了加强国内数字核电子学教学、科研与应用开发的建议。

摘要： 文章综述了数字化核脉冲测量技术的特点及其国内外发展概况，指出数字化是当前核电子学发展的重要方向。以数字化γ能谱测量装置为实例，说明了数字化核脉冲测量系统设计的基本流程。探讨了数字化核脉冲测量技术在核辐射监测中的典型应用，一并提出了加强国内数字核电子学教学、科研与应用开发的建议。

摘要： 文章综述了数字化核脉冲测量技术的特点及其国内外发展概况，指出数字化是当前核电子学发展的重要方向。以数字化γ能谱测量装置为实例，说明了数字化核脉冲测量系统设计的基本流程。探讨了数字化核脉冲测量技术在核辐射监测中的典型应用，一并提出了加强国内数字核电子学教学、科研与应用开发的建议。

摘要： 本文通过对RS编解码原理的研究,对相关算法进行优化,用Verilog语言在FPGA上实现了RS(255,239)编解码器,最终的仿真结果证实该编码器、解码器占用的系统资源少,运行时间快,可以满足在通信系统上的要求。

摘要： 一种配置现场可编程门阵列的装置及方法、现场可编程门阵列。该配置现场可编程门阵列的装置包括协议控制器和数据分发器，协议控制器配置为按照数据传输协议读取初始数据，由初始数据转换得到存储数据和与存储数据对应的数据存储地址，并输出存储数据和数据存储地址；数据分发器与协议控制器连接，配置为接收存储数据和数据存储地址，并根据数据存储地址分发存储数据至对应于数据存储地址的至少一个存储单元存储。该装置提高对现场可编程门阵列进行系统级验证的效率。

摘要： 本发明公开了一种液晶显示的可编程门阵列测试板和可编程门阵列测试系统，可编程门阵列测试板是基于ARM内核，搭配可编程门阵列的液晶显示测试系统，包括PCB测试板和设置在所述PCB测试板上的液晶显示主板安装位；所述PCB测试板上还搭配可编程门阵列匹配芯片和ARM内核芯片，所述可编程门阵列匹配芯片各输入管脚分别与所述ARM内核芯片连接，所述可编程门阵列匹配芯片各输出管脚通过电路与所述液晶显示主板安装位连接；并且，所述可编程门阵列匹配芯片与所述液晶显示主板安装位之间还设置短路隔离电路，可编程门阵列测试系统包括编程门阵列测试板和液晶显示模组。本发明成本低、测试效率高、方便使用，兼容性强，测试安全可靠。

摘要： 本发明提供了一种基于DW8051核的现场可编程门阵列片上可编程系统，该片上可编程系统以DW8051核为核心，包括存储器、外部接口和为整个系统提供时钟和复位信号的时钟复位电路；存储器包括ROM程序存储器、扩展数据存储器和内部数据存储器三部分存储空间；外部接口电路包括SFR译码模块、IIC总线接口、外设小系统三个小模块；时钟复位电路包括时钟信号产生和复位产生两个模块。本发明的片上可编程系统由于内部集成了DW8051核，提高了此控制系统的运行速度；由于在FPGA内部实现控制逻辑，增强了系统的抗干扰性，稳定性。本发明可以根据实际系统需要修改相应逻辑算法，具有很强的灵活性和可配置性。

摘要： 本发明包括一种可编程互连单元开关电路结构(10)，所述结构具有：一控制栅极电位节点；一第一浮动栅极闪存晶体管(20)，其具有一漏极、一源极、一浮动栅极及一连接至所述控制栅极电位节点的控制栅极；及一第二浮动栅极闪存晶体管(30)，其具有一连接至一第一编程节点的漏极、一连接至一第二编程节点的漏极、一连接至所述第一浮动栅极闪存晶体管(20)的所述浮动栅极的浮动栅极及一连接至所述控制栅极电位节点的控制栅极，由此，在所述编程操作期间，所述第一浮动栅极闪存晶体管(20)的所述源极或所述漏极需要连接到所述单元外面来接地。

摘要： 一种配置现场可编程门阵列的装置及方法、现场可编程门阵列。该配置现场可编程门阵列的装置包括协议控制器和数据分发器，协议控制器配置为按照数据传输协议读取初始数据，由初始数据转换得到存储数据和与存储数据对应的数据存储地址，并输出存储数据和数据存储地址；数据分发器与协议控制器连接，配置为接收存储数据和数据存储地址，并根据数据存储地址分发存储数据至对应于数据存储地址的至少一个存储单元存储。该装置提高对现场可编程门阵列进行系统级验证的效率。

摘要： 本公开的实施例涉及使用现场可编程门阵列FPGA重新编程检测仿真中的时序违规。一种检测在硬件仿真系统中被仿真的电路设计中的第一序列元件和第二序列元件之间的时序违规的方法，该方法部分地包括：确定分别应用于第一序列元件和第二序列元件的第一时钟与第二时钟之间的时序关系；将设置在第一序列元件与第二序列元件之间的组合逻辑重新配置为一个或多个缓冲器；基于时序关系，将跨一个或多个缓冲器的延迟设定为硬件仿真系统的一个或多个时钟周期；根据延迟对第一时钟和第二时钟重新编程；以及如果第一触发器的输出中的改变在延迟内未被存储在第二触发器中，则检测到时序违规。

摘要： 通过主控制器(20)对可编程器件(14)进行有利的容错编程，该主控制器(20)首先通过边界扫描接口(18)查询可编程器件，以识别该器件。然后，该主控制器(20)根据该器件身份标识选择程序文件，随后通过边界扫描接口下载该程序文件以便对可编程器件进行编程。然后，该主控制器(20)验证编程是否成功。

摘要： 本发明公开了一种液晶显示的可编程门阵列测试板和可编程门阵列测试系统，可编程门阵列测试板是基于ARM内核，搭配可编程门阵列的液晶显示测试系统，包括PCB测试板和设置在所述PCB测试板上的液晶显示主板安装位；所述PCB测试板上还搭配可编程门阵列匹配芯片和ARM内核芯片，所述可编程门阵列匹配芯片各输入管脚分别与所述ARM内核芯片连接，所述可编程门阵列匹配芯片各输出管脚通过电路与所述液晶显示主板安装位连接；并且，所述可编程门阵列匹配芯片与所述液晶显示主板安装位之间还设置短路隔离电路，可编程门阵列测试系统包括编程门阵列测试板和液晶显示模组。本发明成本低、测试效率高、方便使用，兼容性强，测试安全可靠。

摘要： 本实用新型公开涉及一种现场可编程门阵列的设备和现场可编程门阵列；本实用新型提供一种现场可编程门阵列，包括用于接收配置升级信号的接收模块，及连接接收模块、用于保存当前的运行时刻T1环境数据的保存模块，及连接保存模块、用于复位现场可编程门阵列的复位模块，及连接复位模块、用于更新当前配置的配置模块，及连接配置模块、用于将当前的运行时刻T2环境数据恢复为保存的运行时刻T1环境数据的恢复模块，实现了在更新当前配置后恢复复位前的运行的环境数据，从而实现了在不中断业务的情况下对现场可编程门阵列进行升级。

摘要： 本实用新型涉及一种可编程逻辑门阵列的I2C接口配置电路，包括用于将I2C主机发送的串行信号转换为并行信号和将并行信号转换为I2C总线串行信号传输给I2C主机的从机单元、用于将I2C从机单元转化的并行信号转换为配置数据流的I2C配置单元和将回读数据流转换为并行数据并输出到所述从机单元的I2C回读单元；所述I2C配置单元和所述I2C回读单元分别连接在所述从机单元与所述FPGA配置接口电路之间；所述并行信号为8位并行信号。本实用新型还涉及一种可编程逻辑门阵列。实施本实用新型的可编程逻辑门阵列的I2C配置电路及其可编程逻辑门阵列，具有以下有益效果：不需要专用的配置接口、成本低、较易集成。