现场可编程逻辑器件

摘要： 为克服在轨单粒子翻转并实现灵活可靠的多工作模式,设计了基于Xilinx现场可编程逻辑器件和上海复旦微刷新芯片的刷新成像系统.使用单组菊花链结构的串行总线进行5组刷新成像单元串口控制,FPGA将接收到的数据内部转换后再对刷新芯片配置或重注.通过刷新使能信号控制刷新芯片是否加电,同时决定FPGA以主并工作方式从PROM加载还是从并方式在刷新芯片的控制下加载.通过控制电平设置,实现加载数据源的选择.在各供电电源完毕后,使用外部的复位信号对刷新芯片进行复位,满足刷新芯片复位后立即启动配置的时序要求.实验结果表明,以波特率625 kbit/s菊花链方式,传输单包204 byte的数据仅需0.3776 ms,远低于刷新串口所需的2.01 ms,可以进行多组的分时工作.采用少量单端控制信号结合菊花链串行总线的刷新成像系统,多种工作模式稳定可靠,具备设计灵活性和在轨可维护性.

摘要： 积分梳状(CIC)滤波器因结构简单和良好的抗混叠性,被应用于各种信号处理系统中.针对传统CIC滤波器通带失真较大和阻带衰减较小的问题,通过分析CIC滤波器的特点,提岀了一种切比雪夫梳状补偿滤波器(C-CIC).MatLab仿真结果表明,与传统CIC、内插二阶多项式级联积分梳状滤波器(ISOP-CIC)和余弦积分梳状滤波器(CIC-COSINE)相比,当CIC级联的级数相同时,C-CIC滤波器在频率fc处通带幅值的失真和频率%处的阻带衰减都得到了较大改善.经过FPGA的设计工具Quartus仿真得知,达到相同的幅频特性时,C-CIC滤波器消耗的片上资源少于ISOP-CIC和CIC-COSINE滤波器.C-CIC滤波器可以更好地应用于波长调制-可调谐二极管激光吸收光谱(TDLAS)系统中.

摘要： 根据深度卷积神经网络(CNN)前向推理结构特点,设计了基于多并行计算和存储的深度卷积神经网络加速器,从运算效率与数据重用两个角度分析了卷积运算的并行特征,并研究了全连接层的全并行流水实现方式.该加速器采用并行流水结构提升计算效率,在卷积层运算中,充分利用多种卷积运算并行架构平衡运算效率与参数及数据载入带宽的需求,通过三种加速方式实现卷积层内全流水加速;在全连接层运算中,将乘累加运算设计成全流水处理架构,流水延时不超过20个处理时钟,并通过并行计算实现16倍加速.在基于ImageNet公开数据集验证实验中,该加速器每周期最多运行2304次乘累加运算,在150 MHz的工作频率下,峰值运算速率达到691.2 Gops,能效比为i7-6700-CPU的2700倍以上,为GTX-1050-GPU的290倍以上.该加速器在硬件资源、计算精度、速度以及功耗等多方面达到良好平衡,便于在星载嵌入式环境应用.

摘要： 文章在分析了FPGA在船舶行业的应用方向及应用现状的基础上,分别从研制过程、IP核复用、内部测试、配置管理、评审过程和文档问题等方面详细分析了船舶行业FPGA软件的研制开发现状,从质量与进度、测试方法、测试环境和被测软件问题等方面研究FPGA软件的测试现状,从开发过程标准化需求、管理过程标准化需求和安全性标准化需求等方面研究FPGA软件标准化的国内外现状.进一步,本文给出当前在船舶行业FPGA软件的研制、测试及标准化工作中亟待解决的问题和值得借鉴的国内外经验,为船舶行业的FPGA开发、测试人员提供理论参考.

摘要： 美高森美公司（Microsemi Corporation）宣布提供全新成本优化PolarFire^TM现场可编程逻辑器件（FPGA）产品系列，在中等密度范围FPGA器件中具备了业界最低功耗、12．7Gbps串化／解串（SerDes）收发器，以及领先的安全性和可靠性。

摘要： 全新成本优化的PolarFire现场可编程逻辑器件（FPGA）产品在中等密度范围FPGA器件中实现了超低功耗、12．7Gb／s串化／解串（SerDes）收发器，以及领先的安全性和可靠性。该FPGA产品系列适合广泛的应用范围，涵盖有线接入网络和蜂窝基础设施、国防和商用航空市场，以及包括工业自动化和物联网（IoT）市场的工业4.0应用。

摘要： 随着FPGA的广泛应用,其设计规模和复杂度也急剧增加,FPGA测试的效率也有待进一步提高.研究了基于SystemVerilog的事务级建模,并结合具体实例研究了其在FPGA测试中的应用.研究表明,基于SystemVerilog的事务级建模可重用性强,使用方便,可使FPGA的测试效率得到极大提高.

摘要： FPGA设计规模和复杂度的急剧增加使得对其测试的难度提高.本文研究UVM(通用验证方法学)架构和特点,采用UVM搭建验证平台,以TS101作为上位机、FPGA作为其接口控制功能为例,验证FPGA逻辑设计的正确性.

摘要： Streaming media is a format which plays continuously and immediately in the network such as audio, video or multimedia ifle. This paper describes the conversion between system interface and line interface based on FPGA. The line interface is output by ASSP chip, and system interface is connected with service processing unit. FPGA completes packet caching, packet classiifcation, priority scheduling and bus conversion in the data stream, and generates the corresponding lfow control signals according to the buffer state. It provides useful help for the design of the engineering design packet-switched streaming media technology projects.%流媒体就是指采用流式传输技术在网络上连续实时播放的媒体格式，如音频、视频或多媒体文件。文章基于FPGA实现线路和系统接口的转换，线路接口由适配以太网ASSP芯片输出，系统接口与业务处理单元相连。FPGA在数据流上完成包缓存、包分类、优先级调度以及总线转换，并根据缓存状态生成相应流控信号进行流量平滑。该实现方法旨在为使用实现流媒体技术的分组交换工程设计提供有益的帮助。

摘要： This paper introduces a clock recovery algorithm which is suitable for the realization of hardware digital circuits. It mainly describes the principle of the algorithm and lists the implementation schemes of key modules in the program. At present, the scheme has been implemented on device EP4CGX150DF27I7 of Altera FPGA .%文章介绍了一种适用于硬件数字电路实现的时钟恢复算法，主要描述该算法的原理，并列出关键模块的实现方案。目前该方案已经在Altera的FPGA器件EP4CGX150DF27I7上实现。

摘要： 可重构要求是21世纪制造系统的核心能力,为了实现数控系统的重构,提出了一种硬件实现方法;将数控系统模块化,各模块采用硬件描述语言设计为数控IP(NC Intellectual Protocol),通过数控IP的集成完成数控系统的设计,改变下载到现场可编程逻辑器件中的配置数据来完成数控系统功能的重构.通过一经济型可重构数控系统原型的开发验证这种方法的可行性.

摘要： 本文针对雷达导引头测试中所需的雷达运动目标回波脉冲信号模式,重点论述了实现雷达动目标回波模拟的一种基本方法和技术途径.最后基于FPGA技术实现了一种脉冲信号模拟器,该模拟器可生成多个雷达动目标回波脉冲信号并可灵活产生抖动、参差、滑变等多种复杂脉冲信号,且体积小、价格低,维护、升级非常方便,很好地解决了雷达动目标回波脉冲信号发生的技术难题.

摘要： 本文针对雷达导引头测试中所需的雷达运动目标回波脉冲信号模式,重点论述了实现雷达动目标回波模拟的一种基本方法和技术途径.最后基于FPGA技术实现了一种脉冲信号模拟器,该模拟器可生成多个雷达动目标回波脉冲信号并可灵活产生抖动、参差、滑变等多种复杂脉冲信号,且体积小、价格低,维护、升级非常方便,很好地解决了雷达动目标回波脉冲信号发生的技术难题.

摘要： 本文针对雷达导引头测试中所需的雷达运动目标回波脉冲信号模式,重点论述了实现雷达动目标回波模拟的一种基本方法和技术途径.最后基于FPGA技术实现了一种脉冲信号模拟器,该模拟器可生成多个雷达动目标回波脉冲信号并可灵活产生抖动、参差、滑变等多种复杂脉冲信号,且体积小、价格低,维护、升级非常方便,很好地解决了雷达动目标回波脉冲信号发生的技术难题.

摘要： 本文针对雷达导引头测试中所需的雷达运动目标回波脉冲信号模式,重点论述了实现雷达动目标回波模拟的一种基本方法和技术途径.最后基于FPGA技术实现了一种脉冲信号模拟器,该模拟器可生成多个雷达动目标回波脉冲信号并可灵活产生抖动、参差、滑变等多种复杂脉冲信号,且体积小、价格低,维护、升级非常方便,很好地解决了雷达动目标回波脉冲信号发生的技术难题.

摘要： 本文针对雷达导引头测试中所需的雷达运动目标回波脉冲信号模式,重点论述了实现雷达动目标回波模拟的一种基本方法和技术途径.最后基于FPGA技术实现了一种脉冲信号模拟器,该模拟器可生成多个雷达动目标回波脉冲信号并可灵活产生抖动、参差、滑变等多种复杂脉冲信号,且体积小、价格低,维护、升级非常方便,很好地解决了雷达动目标回波脉冲信号发生的技术难题.

摘要： 采用基本Pathfinder布线器对延迟驱动的FPGA高扇出信号进行布线，大部分时间会用于初始化寻路的优先级队列，而初始化工作主要是将已得到的布线树中的布线资源结点插入优先级队列。但是分析发现，并非所有被插入的资源结点对布线都是有帮助的，因此提出了一种基于树剪枝的优先级队列初始化算法，这种算法对已有的布线树中的资源点进行筛选后再插入优先级队列，实验结果显示该算法能够缩短队列初始化时间5.23倍，在不损失算法结果质量的情况下获得1.55倍的布线加速。

摘要： 采用基本Pathfinder布线器对延迟驱动的FPGA高扇出信号进行布线，大部分时间会用于初始化寻路的优先级队列，而初始化工作主要是将已得到的布线树中的布线资源结点插入优先级队列。但是分析发现，并非所有被插入的资源结点对布线都是有帮助的，因此提出了一种基于树剪枝的优先级队列初始化算法，这种算法对已有的布线树中的资源点进行筛选后再插入优先级队列，实验结果显示该算法能够缩短队列初始化时间5.23倍，在不损失算法结果质量的情况下获得1.55倍的布线加速。

摘要： 采用基本Pathfinder布线器对延迟驱动的FPGA高扇出信号进行布线，大部分时间会用于初始化寻路的优先级队列，而初始化工作主要是将已得到的布线树中的布线资源结点插入优先级队列。但是分析发现，并非所有被插入的资源结点对布线都是有帮助的，因此提出了一种基于树剪枝的优先级队列初始化算法，这种算法对已有的布线树中的资源点进行筛选后再插入优先级队列，实验结果显示该算法能够缩短队列初始化时间5.23倍，在不损失算法结果质量的情况下获得1.55倍的布线加速。

摘要： 采用基本Pathfinder布线器对延迟驱动的FPGA高扇出信号进行布线，大部分时间会用于初始化寻路的优先级队列，而初始化工作主要是将已得到的布线树中的布线资源结点插入优先级队列。但是分析发现，并非所有被插入的资源结点对布线都是有帮助的，因此提出了一种基于树剪枝的优先级队列初始化算法，这种算法对已有的布线树中的资源点进行筛选后再插入优先级队列，实验结果显示该算法能够缩短队列初始化时间5.23倍，在不损失算法结果质量的情况下获得1.55倍的布线加速。

摘要： 本申请公开了可编程逻辑器件配置以及可编程逻辑器件，可以应用于激光雷达技术领域。该配置的方法包括：获取针对可编程逻辑器件的代码；获取针对可编程逻辑器件的约束信息，约束信息指示可编程逻辑器件中的一锁定区域，锁定区域中用于输出一信号的寄存器和缓冲器连接；基于代码并根据约束信息，确定可编程逻辑器件的第一配置信息；基于第一配置信息，配置可编程逻辑器件。本申请实现了不同版本的可编程逻辑器件对激光雷达的控制的一致性，简化了逻辑锁定操作，同时提高了可靠性。

摘要： 可编程逻辑器件（PLD）上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环（PLL）电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。

摘要： 可编程逻辑器件(PLD)上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环(PLL)电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。

摘要： 本发明提供一种可编程逻辑器件的透传结构及可编程逻辑器件，所述透传结构包括：上游三态门电路模块，下游三态门电路模块，总线方向解析模块以及多路输入的逻辑与操作模块；所述总线方向解析模块实现上下游三态门信号传输方向的切换；所述上游三态门电路模块根据三态门方向切换逻辑信号控制使能控制位，以实现上游信号总线的信号输入和多路输入的逻辑与操作模块的信号输出；所述下游三态门电路模块根据下游三态门方向切换逻辑信号控制使能控制位，以实现上游信号总线的输入信号到下游从设备的传输，下游输入信号到多路输入的逻辑与操作模块的传输。本发明中的透传结构可以实现对可编程逻辑器件的通信通道扩展的目的。

摘要： 本申请公开了可编程逻辑器件配置以及可编程逻辑器件，可以应用于激光雷达技术领域。该配置的方法包括：获取针对可编程逻辑器件的代码；获取针对可编程逻辑器件的约束信息，约束信息指示可编程逻辑器件中的一锁定区域，锁定区域中用于输出一信号的寄存器和缓冲器连接；基于代码并根据约束信息，确定可编程逻辑器件的第一配置信息；基于第一配置信息，配置可编程逻辑器件。本申请实现了不同版本的可编程逻辑器件对激光雷达的控制的一致性，简化了逻辑锁定操作，同时提高了可靠性。

摘要： 本发明公开了一种集成电路器件，其可以包括设置于第一集成电路管芯上的可编程逻辑结构，使得可编程逻辑结构可以包括可编程逻辑结构的第一区域和可编程逻辑结构的第二区域。所述可编程逻辑结构的第一区域被配置为利用对第一组数据进行操作的电路设计被编程。所述集成电路还可以包括设置于第二集成电路管芯上的片上网络(NOC)电路，使得NOC电路被配置为在第一集成电路管芯和第二集成电路管芯之间传送数据。

摘要： 本发明公开了一种集成电路器件，其可以包括设置于第一集成电路管芯上的可编程逻辑结构，使得可编程逻辑结构可以包括可编程逻辑结构的第一区域和可编程逻辑结构的第二区域。所述可编程逻辑结构的第一区域被配置为利用对第一组数据进行操作的电路设计被编程。所述集成电路还可以包括设置于第二集成电路管芯上的片上网络(NOC)电路，使得NOC电路被配置为在第一集成电路管芯和第二集成电路管芯之间传送数据。

摘要： 集成电路器件可以在第一集成电路管芯上包括可编程逻辑结构并且在第二集成电路管芯上包括扇区对齐存储器，以使得可编程逻辑器件的可编程逻辑的扇区能够快速处理大量数据。可编程逻辑结构可以包括第一和第二扇区。可以用对第一组数据进行操作的电路设计对第一扇区进行编程。扇区对齐存储器可以包括可由可编程逻辑结构的第一扇区直接访问的扇区对齐存储器的第一扇区和可由可编程逻辑结构的第二扇区直接访问的扇区对齐存储器的第二扇区。扇区对齐存储器的第一扇区可以存储第一组数据。

摘要： 可编程逻辑器件（PLD）上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环（PLL）电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。

摘要： 可编程逻辑器件(PLD)上的高速串行数据收发器电路系统，其包括：一些能以高达第一较低最大数据率的数据率工作的信道，和其他能以高达第二较高最大数据率的数据率工作的信道。速度较低的信道是由速度较低的锁相环(PLL)电路系统提供，并且具有处理以较低数据率发射的数据所需的其他电路组件。速度较高的信道是由速度较高的PLL提供的，并且具有处理以较高数据率发射的数据所需的其他电路组件。