版图设计

摘要： 阐述集成电路版图设计的技巧,标准单元设计框架制定原则,设计中应该多方面考虑的事项,探讨多种方法,有效的压缩芯片版图面积的设计方案。

摘要： 为了突破传统理论、数值模拟和实验教学的局限性,进一步提升教学质量,培养专业领域创新人才,建设了任意横向掺杂半导体功率器件的虚拟仿真实验教学资源。基于自主研发的任意横向掺杂设计工具miniVLD,对半导体工艺仿真软件、器件模拟软件和版图设计软件进行二次开发,包含掩模板设计、虚拟制造、虚拟测试、版图设计4部分。该虚拟仿真实验具备自主开发、理念先进、综合性、创新性和工程性强等优点,为复杂理论实践教学提供了典型案例。

摘要： 由微纳结构阵列构建的超构透镜体积小、质量轻,通过复合结构可实现多功能化设计,其口径一般为微米量级,对于诸如厘米级口径的超构透镜,其含有的微纳结构单元数量达到数十亿个。如果采用逐一建模的方式绘制这些微纳结构,必然导致版图文件过大,以至图形绘制时间长以及版图无法打开。为了解决此问题,基于版图设计软件L-Edit提出环状布局的超构透镜设计方法,采用二进制与库调用相结合的方法绘制超构透镜每个圆环中构建单元阵列,从而实现大口径超构透镜版图文件的有效压缩。研究结果表明:设计的超构透镜实现了亚波长聚焦;针对口径为50 mm的超构透镜,利用本文提出的版图绘制压缩方法,其版图文件大小为176 MB,远小于采用逐一建模绘制方式生成的版图文件(3.70 TB),实现了大口径超构透镜版图设计文件海量数据的高效压缩,从而保证了大口径超构透镜元件设计的可制造性。

摘要： 基于国家对集成电路产业的大力支持,三江学院开设了集成电路版图设计课程,旨在提高微电子专业方向的本科生在集成电路版图设计中的实际操作技能.该文介绍了该课程的学生培养目标、理论及实践教学内容等建设情况,并进行了后期的规划与展望.该课程利用实际案例进行集成电路设计的电路仿真、版图设计、寄生参数提取、版图的后仿真等实践教学,对实践教学形式及内容进行大胆创新,目前取得了良好的教学效果.

摘要： 版图设计是集成电路设计的关键环节,本文就针对在版图设计过程中出现的失配现象进行原因分析,并针对原因进行适当的方法尽可能减小在版图设计中出现的失配现象.

摘要： 集成电路版图设计指的就是使用一定的工艺基础,根据版图设计的具体设计工艺对应的设计规则,绘制出电路当中各种元件的图形,并对其实施排列互联,实现将电路图映射到物理描述层面,并使用图形数据描述语言文件格式输出,从而可以将设计好的电路映射到晶圆上生产.在制造集成电路当中,版图设计属于首要任务以及必要条件.版图设计是否合理、科学,对于集成电路的性能以及可靠性都有着非常大的影响.本文围绕集成电路版图设计的相关技巧展开分析,以期为相关的集成电路版图设计工作者提供思路.

摘要： 版图设计在集成电路设计中非常重要,会直接影响电路整体性能.通过分析集成电路版图设计失配原因与版图设计影响关系,能够提出减少失配的方法与版图匹配优化.此次研究主要是围绕集成电路版图设计中的失配问题展开讨论,希望通过本文的分析,可以对集成电路版图设计的进一步研究起到一定的借鉴作用.

摘要： 版图设计在集成电路设计中非常重要,会直接影响电路整体性能。通过分析集成电路版图设计失配原因与版图设计影响关系,能够提出减少失配的方法与版图匹配优化。此次研究主要是围绕集成电路版图设计中的失配问题展开讨论,希望通过本文的分析,可以对集成电路版图设计的进一步研究起到一定的借鉴作用。

摘要： A analog to time conversion digital chip is designed based on CSMC 2P2M0.6μm CMOS process.This circuit includes core circuit cell,Level Translator cell,ESD(Electro Static Discharge)protection cell and Output buffer cell.The circuit is simulated using Hspice and the process of the CSMC 2P2MCMOS(06mixddct02v24),the layout is based on CSMC 2P2MCMOS and is used in a Multi-functional Digital Chip,The chip are a is 1mm×1mm.The design has been successfully implemented by participating in the plan of the Multi Project Wafer.Measurements indicate that the wafer achieves the expected goals.%基于CSMC 2P2M0.6μm CMOS工艺设计了一种全数字的模拟-时间转换芯片(Analog to Time Conversion:ATC).电路由核心电路单元、电平转换电路单元、ESD保护电路单元和输出缓冲器电路单元组成.整体电路采用Hspice和CSMC 2P2M的CMOS工艺的工艺库(06mixddct02v24)仿真,基于CSMC 2P2M CMOS工艺完成版图设计,版图面积为1mm2,并参与MPW(多项目晶圆)计划流片,流片测试结果表明,芯片满足设计目标,并可以IP核的形式应用于各种数字集成电路的设计中.

摘要： 研究高精度大规模高低压兼容数字模拟转换器中(DAC:Digital to analog converter)抗辐射加固的设计技术.在一款大规模、数模混合、集成高密度数字电路、兼容高低压工作的DAC中,重点对总剂量辐射产生的阈值电压漂移、漏源漏电、场区漏电三种效应,以及单粒子闭锁效应展开研究.通过在线路和版图设计时,采取针对性的抗辐射加固设计措施,使得在不降低DAC电性能的情况下,有效拟制阈值电压漂移、漏源漏电、场区漏电、单粒子闭锁等有害效应的产生.通过电参数实测及辐射试验验证,该DAC不仅具有低功耗、高精度的电性能,稳态总剂量能够达到1×105rad(Si),单粒子锁定LET阈值能够达到75MeV.cm2/mg.

摘要： 随着低压差线性稳压器在航天领域的广泛应用,由总剂量辐射效应(高、低剂量率)引发的电路可靠性问题已成为其在辐照环境中应用的瓶颈.本文分析了低压差线性稳压器辐照指标与关键模块的相关性,确定了需要重点加固的参数.通过采用抗辐照器件,优化电路结构和参数、版图设计加固以及工艺加固等措施,实现了一款抗辐照加固低压差线性稳压器电路.经总剂量辐照试验验证,该款电路在剂量率为50rad(si)/s下,抗γ电离辐照总剂量达到300krad(Si);在剂量率为0.1rad(si)/s和0.01rad(si)/s下,总剂量达到100krad(Si),无明显的低剂量率辐照损伤增强效应.

摘要： Bi-mode逆导门极换流晶闸管(BGCT)是为了改善传统逆导门极换流晶闸管(RC-GCT)电流均匀性和提高硅片有效面积利用率而提出的一种新结构,其主要特点是在版图布局中将二极管阳极与GCT阴极指条穿插一起.本文通过对BGCT器件结构的分析,给出了一种工艺制作方案,并利用SentaurusTCAD软件验证了工艺方案的可行性,分析研究结果表明,工艺设计方案可行,器件结构参数符合目标要求;最后在确定的工艺流程方案基础上,通过对门阴极指条的设计给出了其版图布局方案,且用L-edit软件绘制出了其光刻流程。

摘要： 本文设计了一种MEMS加速度传感器的低功耗前端读出电路,读出电路采用设计要求带内动态范围达到120dB.设计的电路模块包括包括基准电压、基准电流及偏置模块,多相时钟同步模块,可编辑电容补偿阵列,读出放大器及其外围开关电路.基于MIXIC 0.5um CMOS工艺进行电路设计、版图设计和芯片制造,测试结果表明达到设计要求。

摘要： 锁相环是一种重要的数模混合电路，广泛应用于现代通信和各种电子电路中。本文设计了一款基于自偏置技术的低抖动锁相环.其中包括了鉴频鉴相器、电荷泵、低通滤波器、自偏置产生电路、压控振荡器、分频器的电路设计以及版图设计,并采用Cadence spectre仿真软件进行仿真设计.仿真结果表明,该电路的相位噪声为-89.8dBc/Hz at 1Mhz,锁相环尺寸为240μm×400μm.

摘要： 本文成功地实现了pin开关二极管在0.18μm HBT BiCMOS工艺中的集成。通过不同版图设计对性能影响的对比，结果显示八角形的版图设计性能最优；同时在pin管的总面积不变时，pin二极管单管面积越小，插入损耗越小；而隔离度则与pin的总面积相关，面积越小，隔离度越小。在版图最优的基础上，目前采用优化的i区杂质注入条件，得到了插入损耗<1 dB.隔离度<-20 dB，满足客户产品对pin性能的要求。目前器件性能仍在进一步提高。

摘要： 本文总结了MOS管在版图结构设计方面可以采取的抗总剂量辐射加固措施,探讨了这些措施的作用机理及优缺点.基于这些,本文提出了一种新的加固结构—环栅-P栅切割结构,并利用Sentaurus TCAD对所提出的加固措施的有效性进行了仿真.结果证明,本文所提出的结构可以实现抗总剂量辐射加固.

摘要： 本文总结了MOS管在版图结构设计方面可以采取的抗总剂量辐射加固措施,探讨了这些措施的作用机理及优缺点.基于这些,本文提出了一种新的加固结构—环栅-P栅切割结构,并利用Sentaurus TCAD对所提出的加固措施的有效性进行了仿真.结果证明,本文所提出的结构可以实现抗总剂量辐射加固.

摘要： 本文总结了MOS管在版图结构设计方面可以采取的抗总剂量辐射加固措施,探讨了这些措施的作用机理及优缺点.基于这些,本文提出了一种新的加固结构—环栅-P栅切割结构,并利用Sentaurus TCAD对所提出的加固措施的有效性进行了仿真.结果证明,本文所提出的结构可以实现抗总剂量辐射加固.

摘要： 本文总结了MOS管在版图结构设计方面可以采取的抗总剂量辐射加固措施,探讨了这些措施的作用机理及优缺点.基于这些,本文提出了一种新的加固结构—环栅-P栅切割结构,并利用Sentaurus TCAD对所提出的加固措施的有效性进行了仿真.结果证明,本文所提出的结构可以实现抗总剂量辐射加固.

摘要： 本发明提供电路设计版图和电镜扫描图像的配准方法，包括步骤S1：提供待配准的电路设计版图及电镜扫描图像；步骤S2：对待配准的电路设计版图进行处理获得设计版图二值图像；对待配准的电镜扫描图像处理获得电镜扫描二值图像；步骤S3：对设计版图二值图像及电镜扫描二值图像进行高斯滤波以使得设计图案及扫描图案对应的区域之中心轴线处灰度值最大；及步骤S4：根据设计图案及扫描图案的中心轴线进行配准。本发明还提供电路设计版图和电镜扫描图像的配准系统、电路设计版图和其成像误差计算方法及电子设备，电路设计版图和电镜扫描图像的配准方法及系统、电路设计版图和其成像误差计算方法及电子设备具有配准精确，误差计算精准等优点。

摘要： 一种IP核检测版图、版图设计系统及版图设计方法，所述IP核检测版图，包括：IP核版图，所述IP核版图中位于中间位置的版图被去除，只保留IP核版图中位于边缘区域的版图，使得所述IP核检测版图的形状为环形，且所述IP核检测版图内圈边缘到IP核检测版图外圈边缘的间距范围大于或等于当前不同电路结构之间的最大间距设计规则。利用所述IP核检测版图和周围电路版图相结合进行设计规则检测，如果发现IP核检测版图和周围电路版图有冲突，可以立即对周围电路版图进行修改，节省了片上系统的设计时间，且IP核用户只能获得边缘区域的版图，无法通过所述IP核检测版图获得整个IP核的电路或版图，依然利于保护IP核的知识产权。

摘要： 本发明提供一种版图设计方法和版图设计系统，涉及集成电路设计及制造技术领域。本发明的版图设计方法，包括冗余通孔填充、版图合并、调用PDK中的DRC编码进行DRC验证、去除DRC验证错误等步骤，可以降低建立冗余通孔填充方案的工作负载、提高版图设计的效率，提高产品良率，从而从多方面降低成本。本发明的版图设计系统，包括冗余通孔填充模块、版图合并模块、DRC验证模块以及版图操作模块等独立的模块，该模块化的冗余通孔填充方案直接调用PDK中的DRC编码进行DRC验证而不需为了和冗余通孔填充整合成一个文件而大量修改PDK DRC编码，可以降低工作量，该方案还可以使各个模块自由组合，从而使客户可以根据自身软件许可进行自由搭配，降低使用成本。

摘要： 本发明提供一种版图设计方法和版图设计单元集合，所述版图设计单元集合包括:第一、第二、第三、第四、第五单元，所述第一单元至第五单元依次排列构成用于形成SRAM单元的初始版图，所述SRAM单元包括由多个鳍部图形和第一总栅条图形、第二总栅条图形形成的第一、第二上拉晶体管、第一、第二下拉晶体管和第一、第二栅传输晶体管，本发明版图设计单元集合还包括第一插入单元，所述第一至第五单元以及第一插入单元能够组成SRAM单元版图，通过调节SRAM单元版图中设置的第一插入单元数量，能够调节所形成的SRAM单元版图中上拉晶体管、下拉晶体管和传输栅晶体管的沟道区宽长比之间的比例，从而能够便地进行多种不同性能的SRAM单元设计，简化SRAM单元的设计步骤。

摘要： 本发明公开了一种集成电路的版图设计方法、版图设计系统和制作方法，包括：设计集成电路的初始拓扑结构和集成电路的每个晶体管的初始尺寸，以及，获取集成电路的每个晶体管的版图效应的相关参数的预设数值范围；对集成电路的初始拓扑结构、每个晶体管的初始尺寸和每个晶体管的版图效应相关参数的预设数值范围进行前仿真，以得到满足预设良率的目标版图设计参数，目标版图设计参数包括集成电路的目标拓扑结构和集成电路的每个晶体管的目标尺寸，以及，集成电路的每个晶体管的版图效应的相关参数的目标数值；根据目标版图设计参数，设计满足预设性能的集成电路的目标版图，保证了制作集成电路的良率，改善了现有设计版图时的设计周期长的情况。

摘要： 一种IP核检测版图、版图设计系统及版图设计方法，所述IP核检测版图，包括：IP核版图，所述IP核版图中位于中间位置的版图被去除，只保留IP核版图中位于边缘区域的版图，使得所述IP核检测版图的形状为环形，且所述IP核检测版图内圈边缘到IP核检测版图外圈边缘的间距范围大于或等于当前不同电路结构之间的最大间距设计规则。利用所述IP核检测版图和周围电路版图相结合进行设计规则检测，如果发现IP核检测版图和周围电路版图有冲突，可以立即对周围电路版图进行修改，节省了片上系统的设计时间，且IP核用户只能获得边缘区域的版图，无法通过所述IP核检测版图获得整个IP核的电路或版图，依然利于保护IP核的知识产权。

摘要： 本发明实施例公开了一种双面版图设计方法，属于薄膜电路加工技术领域。该方法包括：对需要排版的设计图形进行组合，4个外形相同的设计图形构成一个单元，一个单元中的4个设计图形的图形区关于横轴和纵轴对称；将设计图形分别放置于一个单元的四个图形区，使其与图形区外形重合，一个单元中任意两个设计图形布置在正面版图，其余两个设计图形布置在反面版图，正面设计图形与反面设计图形的投影关于横轴和纵轴对称，反面有效图形区与正面有效图形区不重叠；将多个单元进行阵列排版，完成整块版图的正反面图形设计。采用上述实施例，减少了划切切割道的数量，减少了外形切割的时间，提高了外形切割的效率，提高了尖角位置的外形质量。

摘要： 本发明提供一种版图设计方法和版图设计单元集合，所述版图设计单元集合包括:第一、第二、第三、第四、第五单元，所述第一单元至第五单元依次排列构成用于形成SRAM单元的初始版图，所述SRAM单元包括由多个鳍部图形和第一总栅条图形、第二总栅条图形形成的第一、第二上拉晶体管、第一、第二下拉晶体管和第一、第二栅传输晶体管，本发明版图设计单元集合还包括第一插入单元，所述第一至第五单元以及第一插入单元能够组成SRAM单元版图，通过调节SRAM单元版图中设置的第一插入单元数量，能够调节所形成的SRAM单元版图中上拉晶体管、下拉晶体管和传输栅晶体管的沟道区宽长比之间的比例，从而能够便地进行多种不同性能的SRAM单元设计，简化SRAM单元的设计步骤。

摘要： 本发明提供一种版图设计方法和版图设计系统，涉及集成电路设计及制造技术领域。本发明的版图设计方法，包括冗余通孔填充、版图合并、调用PDK中的DRC编码进行DRC验证、去除DRC验证错误等步骤，可以降低建立冗余通孔填充方案的工作负载、提高版图设计的效率，提高产品良率，从而从多方面降低成本。本发明的版图设计系统，包括冗余通孔填充模块、版图合并模块、DRC验证模块以及版图操作模块等独立的模块，该模块化的冗余通孔填充方案直接调用PDK中的DRC编码进行DRC验证而不需为了和冗余通孔填充整合成一个文件而大量修改PDK？DRC编码，可以降低工作量，该方案还可以使各个模块自由组合，从而使客户可以根据自身软件许可进行自由搭配，降低使用成本。

摘要： 本发明公开了一种集成电路的版图设计方法、版图设计系统和制作方法，包括：设计集成电路的初始拓扑结构和集成电路的每个晶体管的初始尺寸，以及，获取集成电路的每个晶体管的版图效应的相关参数的预设数值范围；对集成电路的初始拓扑结构、每个晶体管的初始尺寸和每个晶体管的版图效应相关参数的预设数值范围进行前仿真，以得到满足预设良率的目标版图设计参数，目标版图设计参数包括集成电路的目标拓扑结构和集成电路的每个晶体管的目标尺寸，以及，集成电路的每个晶体管的版图效应的相关参数的目标数值；根据目标版图设计参数，设计满足预设性能的集成电路的目标版图，保证了制作集成电路的良率，改善了现有设计版图时的设计周期长的情况。