测试数据压缩

摘要： 针对传统编码压缩方法不能有效压缩游程较短的测试数据问题,本文提出了一种混合分数与FDR码的测试数据压缩方法。根据游程出现的规律,将连续的游程序列转换为分数,编码分子分母和原始测试数据长度对应的整数,突破了短游程测试数据对编码压缩效果的限制,减少了需要编码的数据量;对不能转换为分数的游程直接进行FDR编码,发挥FDR码在测试数据压缩中固有的优势。混合压缩的方法使编码更加灵活,进一步减少了测试数据量,实验结果显示该方案对ISCAS89部分标准电路的平均压缩率为61.0%,压缩效果可观。

摘要： 为提高集成电路测试效率,提出一种结合三态信号的改进游程编码压缩方法.先对原始测试集进行部分输入精简处理并填充测试集的无关位,再对经过预处理的测试集根据游程长度进行变长分段处理找出最优段长.按照游程长度的出现频率对最优段长下的参考位设置编码表进行编码压缩,使用三态信号编码标志位并将编码压缩后的测试集存入自动测试设备(ATE),最终通过设计解压电路对ATE中存储的压缩数据进行无损解压.实验结果表明,在硬件开销未明显增加的情况下,该方法的测试数据平均压缩率达到74.39％,优于同类压缩方法.

摘要： 针对超大规模集成电路(VLSL)的发展过程中测试数据量增加的问题,提出了一种基于三态信号的测试数据压缩方法.首先,对测试集进行优化预处理操作,即对测试集进行部分输入精简和测试向量重排序操作,在提高测试集中无关位X的比例的同时,使各测试向量之间的相容性提高;随后,对预处理后的测试集进行三态信号编码压缩,即利用三态信号的特性将测试集划分为多个扫描切片,并对扫描切片进行相容编码压缩,考虑多种相容规则使得测试集的压缩率得到提高.实验结果表明,与同类压缩方法相比,所提的方法取得了较高的压缩率,平均测试压缩率达到76.17％,同时测试功耗和面积开销也没有明显增加.

摘要： 针对芯片测试过程中自动测试设备需要向被测芯片传输大量测试数据的问题,提出了一种引导测试向量自动生成广义折叠集的方法.该方法根据信号值计算对应的原始输入,在测试生成中嵌入广义折叠技术,确保按广义折叠规律生成广义折叠集,将原始测试数据的直接存储转换成对广义折叠集种子和折叠距离的间接存储.硬故障测试集实验结果显示,在同等实验环境下,所提方法的压缩率相对于传统的广义折叠技术平均提高了1.17％.Mintest故障集实验结果显示,相对于国际上通用的Golomb码、FDR码、VIHC码和EFDR码,所提方法的压缩率分别提高了22.45％,17.01％,14.40％和11.91％.

摘要： 测试数据量的快速增长成为导致测试时间增加、制造成本提高的一个主要因素。为减少测试数据量,提出一种快速查找最佳有理渐近分数的编码压缩方法。不直接存储游程数据,而是将游程数据转换成浮点数,快速查找浮点数对应的最佳有理渐近分数,最终以整数分子和整数分母的形式存储游程出现的规律。该方法相容于传统的编码方法,压缩和解压协议简单,压缩效果好,硬件开销小。仿真实验结果证明了该方法的有效性和稳定性,与国内外同类方法相比具有一定优势。

摘要： 随着集成电路制造工艺的发展,VLSI(Very Large Scale Integrated)电路测试面临着测试数据量大和测试功耗过高的问题.对此,本文提出一种基于多级压缩的低功耗测试数据压缩方案.该方案先利用输入精简技术对原测试集进行预处理,以减少测试集中的确定位数量,之后再进行第一级压缩,即对测试向量按多扫描划分为子向量并进行相容压缩,压缩后的测试向量可用更短的码字表示;接着再对测试数据进行低功耗填充,先进行捕获功耗填充,使其达到安全阈值以内,然后再对剩余的无关位进行移位功耗填充;最后对填充后的测试数据进行第二级压缩,即改进游程编码压缩.对ISCAS89基准电路的实验结果表明,本文方案能取得比golomb码、FDR码、EFDR码、9C码、BM码等更高的压缩率,同时还能协同优化测试时的捕获功耗和移位功耗.%With the development of the integrated circuit(IC) manufacturing technology,very large scale integrated(VLSI) circuits test is faced with the problems of over large test data volume and high test power consumption.This paper presents a low-power multistage test data compression scheme to address these two problems.Firstly,the proposed scheme preprocesses the original test set with the input reduction technology so as to reduce the volume of specified bits;secondly,the scheme compresses test patterns shifted in multi-scan chains according to their compatibilities and uses shorter code to demonstrate compatible test patterns,namely the first stage of compression;thirdly,the low power X-filling is conducted:X-filling for capture power reduction is first conducted for the unspecified bits to keep the capture power under the given threshold and then the remaining unspecified bits are filled for shift power reduction;finally,the proposed scheme further compresses test patterns using modified run-length coding.Experimental results for ISCAS89 benchmark circuits demonstrate that,compared with golomb,FDR,EFDR,9C,BM code,etc.,the proposed scheme achieves better compression rate while reducing both the capture power and the shift power.

摘要： 针对芯片测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间的问题,提出一种广义折叠技术的集成电路测试数据压缩方案.首先构建有向图,将完全测试集映射到有向图中;其次查找有向图中最长路径,将完全测试集分割成若干个广义折叠集;最后存储广义折叠集的种子和广义折叠距离.另外,提出了广义折叠集的解压结构.理论上可以将整个测试集的存储转化成若干个广义折叠种子和广义折叠距离的存储.对部分ISCAS89标准电路中规模较大的时序电路进行实验的结果表明,在同样实验环境下,该方案在压缩效果方面优于Golomb码、FDR码、EFDR码和折叠集等成熟的压缩方法.%Due to the automatic test equipment in the process of chip need to transmit a large number of test data to the tested chip,resulting in wasting a lot of test data transmission time,an integrated circuit test data compression scheme based on generalized folding technology is proposed.First,construct a directed graph,complete test set are mapped to the directed graph;Second,the complete test set is divided into several generalized folding set by find the longest paths;Finally,store the generalized folding set seeds and generalized folding distance.In addition,the decompression structure of generalized folding set is proposed.In theory,the storage of the whole test set can be the storage of some generalized folding seeds and distance.Experimental results on part of the ISCAS89 benchmark circuits show that,under the same experimental conditions the compression effect is better than that of Golomb coding,FDR coding,EFDR coding and the fold set mature compression method.

摘要： 随着集成电路制造技术的不断发展,芯片测试已经成为一个令人关注的热点.针对集成电路测试中存在测试数据量大、测试功耗高等问题,提出一种基于Viterbi的低功耗测试压缩方案.首先利用测试立方的X位做低功耗填充来增强解码后测试模式相邻位之间的一致性;然后以增加测试立方中的X位为目标进行分段相容编码,将填充后的大量确定位重新编码为X位,从而提高Viterbi压缩中种子的编码效率;最后利用Viterbi算法压缩编码后的测试立方集.整体方案以分段相容编码思想为基础,建立了一个协同解决测试压缩和测试功耗问题的测试流程.实验结果表明,文中方案不仅能取得较好的测试数据压缩率,减少测试存储量,而且能够有效地降低测试功耗,平均功耗降低53.3%.%With the development of integrated circuit manufacturing technology, chip test has become a focus of concern. For the problem of a large amount of test data volume and high test power consumption, this paper pro-poses a low power test compression scheme based on Viterbi algorithm. Firstly, a few don't care bits(X bits) in test cubes are used to reduce test power, for enhancing the consistency between adjacent bits of the cube. Then in order to increase the number of X bits and improve the encoding efficiency of Viterbi compression, lots of speci-fied bits are encoded to X bits again by compatible block code. Finally, use Viterbi algorithm to compress the test cube set after coding. This paper presents a test process that can solve the problems of test compression and test power at the same time. The experimental results show that the scheme not only obtains better test compression ratio, but also reduces the test power consumption effectively. The average power consumption is reduced by 53.3%.

摘要： 针对集成电路测试过程中自动测试设备需要传输大量测试数据到被测芯片,浪费了大量的测试数据传输时间,不能降低芯片测试成本的情况,提出一种整数存储无理数的测试数据编码压缩方法.首先将测试数据按游程长度划分,默认第1个游程长度为小数的个位,其他游程长度依次为小数的小数位,将测试数据转换成小数；然后提出用二分查找无理数的方法,将该小数转化成可以整数表示的无理数；最后存储无理数对应的整数表示m, l, k.该方法采取传输测试数据规律而不是测试数据本身的方法,理论上可以将整个测试集的存储转化成对单个或若干个无理数对应整数表示的存储.对部分 ISCAS89标准电路中规模较大的时序电路进行实验,结果表明,在同样实验环境下,其压缩效果方面优于Golomb码、FDR码、EFDR码、MFVRCVB码等成熟的编码方法.

摘要： 通过改进 IFDR 码，提出一种基于游程相等编码的改进 FDR（ERFDR）方法。首先，该方法不仅能同时对原测试集的0游程和1游程进行编码，而且，当相邻游程相等时还可以用较短的码字来代替，从而进一步提高了压缩率。其次，还提出针对该压缩方法的测试集无关位填充算法，增强提出方法的压缩效果。实验结果表明，与 FDR，EFDR，IFDR 和 ER-LC 相比较，本文提出的方法获得了更高的压缩率，降低了测试费用。%Based on equal runlength code and IFDR,a new coding method (called ERFDR)was pro-posed.Firstly,the proposed method can not only encode both 0 and 1 runs for a test set simultaneously, but also can use shorter code if the adjacent runlengths are equal.Therefore,the compression ratio can be further improved.This paper also put forward a new filling algorithm for a test set with don't care bits, which can enhance the compression efficiency of the proposed method.Experimental results show that the proposed method can obtain a higher compression rate compared with FDR,EFDR,IFDR and ERLC codes.The test cost can be reduced effectively.

摘要： 提出了一种新的测试数据压缩／解压缩的方案:位差游程编码。传统的游程编码是使用短的代码字来代换长的代码字,以此来达到降低代码字,而本文在传统的游程编码基础上,进一步考虑了代码字之间的相关性和相邻游程间的位差关系,利用位差来减少游程长度,以提高压缩率:设定若前一游程长度和后一游程长度相同,那么整个后一游程长度仅用两位来表示；若后一游程长度大于前一游程长度,那么整个后一游程长度用前一游程长度和后一游程长度的差来表示。实验数据很好地验证了方案的可行性和有效性。

摘要： 本文提出了一种具有普遍意义的多扫描链二次测试数据压缩方法,针对在一些确定位分布不均的测试集中,相容压缩效果因个别位的存在受到严重影响的问题,提出了解决方案.首先,在基于多扫描链重新排列的测试集中提取出特定的列,尽量扩大相容性,然后,进行相容压缩;接着将结果再次重排,通过使用通信协议简单的距离标记法,并结合距离出现的频率特征,实现了对测试集的第二次压缩.在解压时,无需改变被测试电路的扫描链结构,能高效地还原出原测试集.这种方法有效地压缩了测试数据,减少了测试时间,从而有效的降低了对ATE的存储器和带宽的要求.对标准电路的实验结果显示,这种方法明显优于FDR码,是一种非常高效的压缩方法.

摘要： 大规模高密度集成电路测试中存在测试数据量大、测试功耗高等问题．本文提出了一种先通过编码优化测试集，再使用线性反馈移位寄存器(linear-feedback shift-register，LFSR)重播种的内建自测试方案．该方案首先以降低功耗为目标，用少量确定住编码部分测试立方，增强测试立方相邻住问的一致性；然后以提高压缩率同时降低LFSR级数为目标，将测试立方编码为确定位含量更少的CBC码，再将以CBC编码的测试立方集压缩为LFSR种子集．实验证明所提出的方案在不影响故障覆盖率的前提下大量降低了测试功耗，并且具有更高的测试数据压缩率。

摘要： 提出了一种基于选择逻辑电路实现自选择折叠计数器状态转移的BIST方案，它是在基于折叠计数器的基础上，采用LFSR编码折叠计数器种子，并通过设计的选择电路来控制折叠距离的选取，从而实现了确定的与原测试集相等的测试模式生成．本方案不仅实现了测试数据的压缩，而且成功避开了冗余的无用向量，以达到减少大量的测试时间的目的．实验结果证明，建议的方案不仅具有较高的测试数据压缩率，而且能够非常有效地减少测试应用时间．

摘要： 提出一种基于多扫描链测试集分组列相容的压缩方法,可以有效降低芯片测试数据量。该方法是将测试集按多扫描链结构排列之后,采用对测试集进行分组,每组内各列进行相容编码的思想,将多个向量压缩成一个向量,实现了对数据的高效压缩。由于采取定长的列相容编码,解压通讯协议较为简单,解压硬件电路容易实现,同时,结合多扫描链的设计,又可有效降低测试时间。实验结果表明,该方法的压缩效率要优于一些典型的编码方法,如Golomb码、FDR码等。

摘要： 根据LFSR编码成功的特点，提出将原始测试集按2的幂次数重新分段．该方案使分段后的测试集中单个向量所含的确定位均匀化以提高LFSR的编码效果．

摘要： 根据LFSR编码成功的特点，提出将原始测试集按2的幂次数重新分段．该方案使分段后的测试集中单个向量所含的确定位均匀化以提高LFSR的编码效果．

摘要： 根据LFSR编码成功的特点，提出将原始测试集按2的幂次数重新分段．该方案使分段后的测试集中单个向量所含的确定位均匀化以提高LFSR的编码效果．

摘要： 根据LFSR编码成功的特点，提出将原始测试集按2的幂次数重新分段．该方案使分段后的测试集中单个向量所含的确定位均匀化以提高LFSR的编码效果．

摘要： 本发明公开了一种基于公共码表和间隔划分的数据压缩与解压缩方法，包括：A、建立0游程和1游程公共编码码字表；B、压缩（B1）读取数据，得到一个0游程或1游程；将该游程记为一个划分；（B2）判断所得划分的长度的奇偶属性，处理后得到间隔划分基础码；同时记录奇偶标志；（B3）对步骤B2所得间隔划分基础码进行间隔提取；（B4）查步骤A所得公共编码码字表，得到对应的编码码字；（B5）游程类型标志位、奇偶标志位、编码码字级联，得到最终编码；重复步骤B1至步骤B5，得压缩数据。C、解压缩。本发明采用公共码表，能够减少测试数据解压缩电路的硬件开销、进一步提高压缩率，同时采用新的编码方式能使解压硬件开销更小。

摘要： 本发明公开了一种基于分类码表和间隔划分的数据压缩与解压缩方法，该方法首先对测试数据集同时按0游程和1游程进行划分，然后间隔提取划分中的数位，最后对从划分中提取出来的间隔序列进行编码。由于仅对从划分中提取出来的间隔序列进行编码，间隔划分长度比原划分的长度短，所以间隔划分对应的编码比原划分对应编码短；另外原始划分的最短长度为2，新划分最短长度为1，因此不存在长度为0的新划分，码表只需要从长度为1开始。本发明中，编码时采用一种新的编码码表，该码表能够减少测试数据解压缩电路的硬件开销。本方法能够进一步提高压缩率，同时采用新的编码方式能使解压硬件开销更小。

摘要： 本发明公开了一种确定性自测试的测试数据压缩方法、数据解压缩装置和数据解压缩方法。所述压缩方法包括：聚类压缩，以及聚类压缩与输入精简压缩和移位压缩的结合。所述数据解压缩装置包括：比特计数器、向量计数器、移位计数器、聚类移位寄存器、地址计数器、比较器、异或门、输入压缩寄存器、反相器。本发明提出的上述方案由于采用了聚类移位输入精简压缩方法，对难测故障的测试数据先进行输入压缩，再将输入压缩后的测试数据进行聚类压缩，最后对聚类压缩后的测试数据进行移位压缩，使得最终需要存储在内建自测试电路ROM中的存储单元减少，节省了内建自测试电路的硬件开销。

摘要： 提出了一种用于对具有集成的测试数据压缩电路(16)的数据存储器进行测试的测试方法，其中，所述数据存储器(1)包括：存储单元阵列(10)，具有多个可寻址的存储单元；读取/写入放大器(12)，用于通过数据存储器(1)中的内部数据总线(12)，读取以及将数据写入到所述存储单元；以及，测试数据压缩电路(16)，使用存储的参考测试数据序列，对从存储单元阵列(10)中串行读取出的测试数据序列进行压缩，以便产生用于表示在已经读取出的数据序列中是否已经出现了至少一个数据错误的各个指示符数据项。

摘要： 本发明提出了一种基于间隔划分的测试数据压缩与解压缩方法，该方法首先对测试数据集同时按0游程和1游程进行划分，然后间隔提取划分中的数位，最后依据间隔序列的长度计算出其对应编码。由于仅对从划分中提取出来的间隔序列进行编码，间隔划分长度比原划分的长度短，所以间隔划分对应的编码比原划分对应编码短；另外原始划分的最短长度为2，新划分最短长度为1，因此不存在长度为0的新划分。编码时依据间隔划分的长计算并构造一种新的编码，能够减少测试数据解压缩电路的硬件开销。本方法能够进一步提高压缩率，不需要对原始测试数据进行差分操作，采用新的编码方式能使解压电路硬件开销更小。

摘要： 本发明为了应对测试数据量过大而提出了基于一种基于相邻位异或运算的测试数据压缩与解压缩方法。该方法通过相邻位异或的方法将连续01或者10序列在FDR码中分别作为一个游程的码字合并成为一个码字，这样不仅减少了划分数目，而且提高了最短游程长度，从实验结果看它能进一步提高压缩率。通过解码分析，该方法解码结构额外增加的硬件开销不大，并且与被测试电路无关。因此该方法具有极好的压缩率硬件开销比。

摘要： 本发明提供了一种基于二次异或运算的测试数据压缩与解压缩方法，能够减少划分数目，提高最短游程长度，从而进一步提高压缩率。本发明所提供的方法通过相邻位异或将连续01或者10序列合并成为一个码字，这样不仅减少了划分数目，而且提高了最短游程长度，从而能进一步提高压缩率。通过解码分析，该方法解码结构额外增加的硬件开销不大，并且与被测试电路无关。因此该方法具有极好的压缩率硬件开销比。

摘要： 本发明公开了一种确定性自测试的测试数据压缩方法、数据解压缩装置和数据解压缩方法。所述压缩方法包括：聚类压缩，以及聚类压缩与输入精简压缩和移位压缩的结合。所述数据解压缩装置包括：比特计数器、向量计数器、移位计数器、聚类移位寄存器、地址计数器、比较器、异或门、输入压缩寄存器、反相器。本发明提出的上述方案由于采用了聚类移位输入精简压缩方法，对难测故障的测试数据先进行输入压缩，再将输入压缩后的测试数据进行聚类压缩，最后对聚类压缩后的测试数据进行移位压缩，使得最终需要存储在内建自测试电路ROM中的存储单元减少，节省了内建自测试电路的硬件开销。

摘要： 本发明提出了一种基于间隔划分的测试数据压缩与解压缩方法，该方法首先对测试数据集同时按0游程和1游程进行划分，然后间隔提取划分中的数位，最后依据间隔序列的长度计算出其对应编码。由于仅对从划分中提取出来的间隔序列进行编码，间隔划分长度比原划分的长度短，所以间隔划分对应的编码比原划分对应编码短；另外原始划分的最短长度为2，新划分最短长度为1，因此不存在长度为0的新划分。编码时依据间隔划分的长计算并构造一种新的编码，能够减少测试数据解压缩电路的硬件开销。本方法能够进一步提高压缩率，不需要对原始测试数据进行差分操作，采用新的编码方式能使解压电路硬件开销更小。

摘要： 本发明提出了一种基于分隔符的测试数据压缩与解压缩方法，该方法首先对测试数据集同时按0游程和1游程进行划分，然后计算划分的长度，最后依据划分的长度基于分隔符方法计算出其对应编码。由于编码时同时考虑0游程和1游程，因此划分的最短长度为2。编码时依据划分的长度计算并构造一种新的编码，能够减少测试数据解压缩电路的硬件开销。本方法能够进一步提高压缩率，不需要对原始测试数据进行差分操作，采用新的编码方式能使解压电路硬件开销更小。