与非门

摘要： 刚果(布)朱埃电台的两部SW-50A型短波广播发射机是2001年安装并投入使用的,系中国航天二院23所生产的PSM短波发射机,其大部分控制电路板由分立元件及部分集成电路组成,与后来的B、C、D型机兼容性差,有些功能电路板不能互相替代.本文着重介绍A型机自动控制组合中冷却及预热延时功能板的故障现象、逻辑电路分析、测试及修复过程,为国内有类似设备的台站在维护方面提供参考.

摘要： 刚果(布)朱埃电台的两部SW-50A型短波广播发射机是2001年安装并投入使用的,系中国航天二院23所生产的PSM短波发射机,其大部分控制电路板由分立元件及部分集成电路组成,与后来的B、C、D型机兼容性差,有些功能电路板不能互相替代。本文着重介绍A型机自动控制组合中冷却及预热延时功能板的故障现象、逻辑电路分析、测试及修复过程,为国内有类似设备的台站在维护方面提供参考。

摘要： 与非门(NAND)的本质是与门(AND)和非门(NOT)的叠加,先进行与运算,再进行非运算,它是建立DNA计算机的基础.为了实现与非门的计算,该文在DNA折纸基底上建立了一个与非门计算模型,逻辑值的输入是通过在DNA折纸基底上发生有向的杂交链式反应(HCR)来完成的,输入链先经过与门区域再经过非门区域,最后通过DNA折纸基底上是否还保留纳米金颗粒来显示计算结果的真假.利用Visual DSD对该计算模型进行仿真模拟,显示该计算模型具有较好的可行性.

摘要： 在传统计算机发展速度减缓的状态下,以生物分子为材料的生物计算机因其具有高度的并行性和海量存储能力,因而受到研究者的关注.文章基于DNA置换反应机理设计了一种与非逻辑门,并用通过级联与非门构建了一种4线-2线优先编码器逻辑电路的分子计算模型.仿真结果验证了设计的优先编码器具有效性和准确性.该逻辑电路的结构简单易实现,为后续复杂DNA级联电路的发展做出了有益的探索.

摘要： 近年来,随着电子元器件的微型化趋势,其传统制作工艺所面临的挑战也日益显著,寻找新型手段辅助甚至替代传统硅基计算机已逐渐成为科学家们的研究重点.所以,随着生物化学技术的不断发展,以DNA分子作为存储数据和运算媒介的新型计算模型引起了研究者的广泛关注.为此,提出了基于DNA链置换与荧光标记的分子逻辑计算模型.该方法利用重金属离子Hg2+能够引发组成DNA分子中胸腺嘧啶(thymine,T)形成T-Hg2+-T错配的形式,通过检测荧光信号强度的相对变化,构建了与非逻辑门(NAND).之后,在前者的基础上利用DNA富含鸟嘌呤(guanine,G)的片段可以形成G-四链体结构的情况下,通过结合氯化血红素(Hemin)形成具有过氧化物酶的活性进而促进过氧化氢(H2 O2)氧化四甲基联苯胺(TMB)得到蓝色的TMB+,以此构建半加器.

摘要： 随着现代信息技术的迅猛发展,计算机、数码相机、移动电话、数字电视等以数字信号为特征的电子产品已经遍及人们的日常生活.相对于传统的机械产品,电子产品体现出机械产品无法比拟的优势,如多功能性、智能性及远程操控性等.这些优势的一部分原因归于数字逻辑电路的发展,另一部分原因归于网络技术的发展.本文与中学物理所学的串并联电路作类比,深入浅出的理解数字逻辑门电路及其功能.同时使用与非门芯片74LS00搭建实际电路,逻辑门电路输出结果的正确性用示波器给出了直观的验证.这些研究对于帮助中学生深入理解数字逻辑电路具有一定的意义.

摘要： 基于斯密特触发器设计触发通断的、有智能延迟功能的装置.采用4个含有与非门的斯密特触发器,其中2个触发器组成RS双稳态触发器,另外2个触发器及其外围元件组成延迟触发电路和延迟关断电路.触发、关断采用不同的放电路径,实现继电器吸合时间的延迟.通过时间常数RC调节接通延迟时间以及关断延迟时间为2～3 s.电路设计简单、元件参数控制准确、成本优势明显,普适于工农业控制和日常生活.

摘要： 实验以集成电路数字计数器作为基础器件,以集成与非门作为辅助器件,以七段数码管显示数字,构成数字秒表,采用数字开关实现复位、暂停以及继续功能.特别有利于学习掌握时序电路设计的知识.

摘要： 目前交直流氩孤焊机一个高发故障就是交流逆变侧在换向时IGBT上下桥臂直通,造成炸机;并且大电流焊接时噪声和损耗都非常大.该驱动电路通过与非门有效判定了换向点,在换向前将给定降低,有效降低了换向时的噪声和损耗.通过实际应用验证了此电路的可行性.

摘要： 本发明为一种可调整翻转点的反相器、或非门以及与非门。所述的反相器包含一输入端，用以接收一输入信号；一输出端，用以输出所述的输入信号的反相信号；一第一P型金属氧化物半导体晶体管，其栅极耦接在所述的输入端，漏极耦接在所述的输出端，源极耦接在一偏压电源；一第一N型金属氧化物半导体晶体管，其栅极耦接在所述的输入端，漏极耦接在所述的输出端，源极耦接在一地端；与一可调电流源，耦接在所述的输出端，用以输出一可调大小的电流以调整所述的反相器的翻转点。

摘要： 一种自偏压式高频逻辑门与应用其之或非门、与非门，该逻辑门包括至少一输入端以及一输出端，用以将高频的输入信号作布尔运算并输出，其特征为每一晶体管皆连接至阻抗匹配网络，阻抗匹配网络包括第一端以及第二端，第一端耦接至该晶体管的栅极，第二端耦接该晶体管的漏极，用以提供该晶体管的操作电压，当任一第一型晶体管与任一第二型晶体管的栅极相连接，且第一型晶体管与第二型晶体管的漏极相连接时，则第一型晶体管与第二型晶体管共享唯一的相同的阻抗匹配网络。

摘要： 本发明提出了一种逻辑与非门电路及逻辑与非门电路设计方法，基于脉冲累加信息编码方式，使用统一神经计算单元，辅以1类信息过滤单元，通过神经计算单元和信息过滤单元的级联实现了逻辑与非门的计算过程。本发明基于脉冲神经膜系统和匀质神经细胞的逻辑与非门设计方法，将构造逻辑与非门使用的神经计算单元种类降至最少的1种，这有助于利用统一的神经计算单元实现神经电路；利用神经元的级联，实现信息的传递和并行处理，最终实现执行逻辑计算的功能，具有分布式并行的计算特性，可以为神经电路的实现提供可行的计算模型。

摘要： 本发明公开了一种与非门锁存的驱动电路以及与非门锁存的移位寄存器。该与非门锁存的驱动电路包括多个级联设置的移位寄存电路，每一所述移位寄存电路包括时钟控制传输电路以及与非门锁存电路，其中所述时钟控制传输电路由所述时钟信号的第一时钟脉冲进行触发将前一级的驱动脉冲传输至所述与非门锁存电路，并由所述与非门锁存电路进行锁存，所述与非门锁存电路进一步由所述第一时钟信号后续的第二时钟脉冲进行触发进而输出所述驱动脉冲。通过以上方式，本发明的与非门锁存的驱动电路能够适用于CMOS制程，功耗低、噪声容限宽。

摘要： 本发明针对现有技术的局限性，提出了一种基于忆阻器交叉阵列的逻辑门电路及与非门、或非门实现方法，电路主要包括两个连接时钟信号的电压控制器以及由若干忆阻器组成的忆阻器交叉阵列；其能够将蕴含逻辑以及非蕴含逻辑集成到同一个忆阻器交叉阵列中，在使用时通过两种忆阻逻辑的不同组合操作实现与非逻辑门以及或非逻辑门，本发明提供的方案能够减少实现与非、或非门的操作步骤和忆阻器开销，大幅降低整体的能耗。

摘要： 一种使用与或非门及或与非门的触发器电路包括：多路复用器单元，具有在第一信号与第二信号之间进行选择的多路复用器；主单元，具有两个或与非门，其中第一或与非门耦合在第一节点(N1)与第三节点(N3)之间，第二或与非门耦合在第二节点(N2)与第四节点(N4)之间；从单元，具有两个与或非门，其中第一与或非门耦合在第三节点(N3)与第五节点(N5)之间，第二与或非门耦合在第四节点(N4)与第六节点(N6)之间；以及时钟，用于控制所述两个与或非门及所述两个或与非门，所述时钟连接到第一与或非门及第二与或非门以及第一或与非门及第二或与非门。

摘要： 本发明为一种可调整翻转点的反相器、或非门以及与非门。所述的反相器包含一输入端，用以接收一输入信号；一输出端，用以输出所述的输入信号的反相信号；一第一P型金氧半导体晶体管，其栅极耦接在所述的输入端，漏极耦接在所述的输出端，源极耦接在一偏压电源；一第一N型金氧半导体晶体管，其栅极耦接在所述的输入端，漏极耦接在所述的输出端，源极耦接在一地端；与一可调电流源，耦接在所述的输出端，用以输出一可调大小的电流以调整所述的反相器的翻转点。

摘要： 一种自偏压式高频逻辑门与应用其之或非门、与非门，该逻辑门包括至少一输入端以及一输出端，用以将高频的输入信号作布尔运算并输出，其特征为每一晶体管皆连接至阻抗匹配网络，阻抗匹配网络包括第一端以及第二端，第一端耦接至该晶体管的栅极，第二端耦接该晶体管的漏极，用以提供该晶体管的操作电压，当任一第一型晶体管与任一第二型晶体管的栅极相连接，且第一型晶体管与第二型晶体管的漏极相连接时，则第一型晶体管与第二型晶体管共享唯一的相同的阻抗匹配网络。

摘要： 本公开提供了一种与非门树结构，与非门树结构包括：多个与非门；其中，第一个与非门的第一输入端连接第一输入信号，第一个与非门的输出端作为整个与非门树结构的输出，第一个与非门的第二输入端连接第二个与非门的输出端。本公开的优点在于，本公开为了实现无环形振荡器的面积增加，因此，将输入信号分为与非门树测定用和环形振荡器用两种，两种情况下，均采用包含在输入输出端子内部的与非门电路。两种情况下的输出结果都可以得到。因此，本公开不必扩大的产品的尺寸，利于半导体器件的小型化及成本抑制。

摘要： 本实用新型实施例涉及一种低功耗逻辑电路及具有该逻辑电路的或非门、与非门和反相器，该低功耗逻辑电路包括：电流限制电路，连接至输出端；第一组晶体管，第一组晶体管的源极连接至电源端，栅极连接至输入端，漏极连接至电流限制电路；第二组晶体管，第二组晶体管的源极连接至接地端，栅极连接至输入端，漏极连接至电流限制电路；当第一组晶体管导通时，第一电流经电流限制电路至第二组晶体管，第一电流被电流限制电路限制为不大于预设阈值的电流值；或者，当第二组晶体管导通时，第二电流经电流限制电路至所述第一组晶体管，第二电流被电流限制电路限制为不大于预设阈值的电流值。由此，可以解决现有逻辑电路在输入端信号发生变化时，消耗动态电流功耗大，从而导致系统需要频繁充电或频繁更换电池的问题。