时钟抖动

摘要： 以高能同步辐射光源(HEPS)对BPM提出的位置测量分辨率要求为出发点,介绍了BPM系统的整体架构并推导出BPM系统的信号链路中各级信号所需达到的信噪比;并根据ADC采样数据的信噪比需求,计算出ADC采样时钟的抖动需求;最后介绍了能够测量BPM信号信噪比和采样时钟抖动的BPM测试平台。各项结论可以作为判断BPM系统各部分能否达到HEPS工程要求的标准。

摘要： 数字化束流位置处理器(DBPM)是基于北京正负电子对撞机(BEPCⅡ)和高能同步辐射光源(HEPS)等工程需求研发的束流位置测量核心设备之一。针对DBPM模拟数字转换(ADC)模块的批量测试需求,提出了用直方图检验ADC性能的方法。直方图的形状可确定ADC的锁相功能和输入信号幅值。使用分离算法获取直方图中每个峰对应的数据,并计算统计量。建立每个峰的统计量与时钟抖动和信噪比(SNR)的映射关系。分别用仿真和实验的方式验证该方法的有效性。直方图法是一种简单、快速且准确的测量DBPM-ADC性能的方法,该方法已植入DBPM自动测试平台,成功应用于DBPM产品的批量检测。

摘要： 直升机旋翼表面非定常载荷测量试验中,导电滑环的性能优劣和现场环境的电磁辐射对外部时钟信号的质量影响较大,受影响的外部时钟信号会导致错误的采集动作,从而无法准确地获取特定方位角处的载荷数据。为提高外部时钟信号的品质,提出一种用于旋转环境下的数据采集系统的无线时钟抖动估计及修正方法,即外部时钟信号经无线收发模块传输,采用两组相位差90°的三角波进行等幅度斜边估计时钟抖动量,并且使用拉格朗日插值算法修正传感器的采样值。仿真与风洞表明,该方法能有效地减小外部时钟抖动造成的采集误差,对准确测量旋转环境下旋翼表面的载荷信号具有显著效果。

摘要： 多相时钟是集成电路的关键模块之一,在模拟数字转换器(Analog-to-Digital Converter,ADC),或是时间数字转换器(Time-to-Digital Converter,TDC)等电路中有大量的应用.多相时钟通常由延迟锁相环(Delay-Locked Loop,DLL)与锁相环(Phase-Locked Loop,PLL)产生.然而传统DLL无法倍频,PLL会有抖动累积等问题.此外,DLL与PLL的功耗通常较大.针对这些问题,本文提出了一种低功耗防错锁倍频延迟锁相环(Multiplying Delay-Locked Loop,MDLL).该设计采用一种低功耗的电荷泵结构,以及能切换为压控振荡器的压控延迟线,使电路功能在DLL与PLL之间切换,在倍频的同时能够周期地消除抖动累积.同时加入了防错锁电路,以避免MDLL锁定在错误的频率.基于HHGrace 0.11μm COMS工艺进行了流片验证,芯片面积约为0.03 mm 2.测试结果表明,此电路能够将输入参考时钟倍频32倍输出,输出时钟频率范围为54.4 MHz-92.8 MHz,电路功耗为216μW–312μW.在输出时钟频率为80 MHz的情况下,均方根抖动为116.3ps(0.93%).

摘要： 数字通信系统中,时钟抖动是影响通信质量的因素之一,在系统设计、设备研制、工程验收等各环节抖动指标是必须考虑的.本文介绍了通信中常用的抖动概念、分类、度量指标和测试方法,并对时钟设备抖动指标测试进行了描述.最后对抖动测试的发展方向进行了展望.

摘要： 全球半导体解决方案供应商瑞萨电子集团(TSE:6723)今日宣布,推出三款适用于4G和5G射频的新型低相位噪声、高频RF时钟解决方案,以及两种全新成功产品组合以扩展瑞萨通信时钟产品阵容,满足市场对全信号链解决方案的需求。全新8V19N850射频时钟同步器和8V19N880、8V19N882 JESD204B/C时钟抖动衰减器可提供符合ITU-T标准的网络时钟同步、出色的低相位噪声和高时钟频率。

摘要： 本文主要研究了CAN总线数据链路层与物理层的可靠性与抗干扰能力测试方案,提出了数据链路层及物理层测试的方法与步骤。通过理论与实际工程测试研究发现此种方法对CAN总线数据链路层与物理层测试有很好的效果,有一定的研究和推广价值。

摘要： 本文主要研究了CAN总线数据链路层与物理层的可靠性与抗干扰能力测试方案,提出了数据链路层及物理层测试的方法与步骤.通过理论与实际工程测试研究发现此种方法对CAN总线数据链路层与物理层测试有很好的效果,有一定的研究和推广价值.

摘要： 针对时钟抖动与ADC信噪比的关系,提出了一种基于ADC噪底能量分布的亚皮秒级时钟抖动的测试方法.通过建立ADC的采样误差模型,推导出时钟抖动引起的采样误差表达式,分析了时钟抖动造成的采样精度与采样频率上限,剥离出不同频点ADC噪声的成因,从而得到利用双频点采样的时钟亚皮秒级抖动测试方法.并对该方法进行了仿真和测试验证,结果显示GHz以上频率的时钟亚皮秒级抖动测试误差小于10 fs,表明该方法简洁、有效,具有很高的测试精度.

摘要： 超高速A/D转换器对精准的时钟电路提出严格要求,时钟抖动是影响其精度的重要因素.文章在分析时钟抖动对A/D转换器的影响后,介绍了一种适用于GHz的低抖动四相位时钟电路.电路采用时钟恢复电路、 四相位分布网络和相位校正电路,得到占空比稳定、 相位误差小的四相位时钟.采用0.18μm CMOS工艺实现,电路仿真表明,四相位输出时钟抖动102 fs,占空比调整范围30％～70％,功耗277 mW@1.8 V.

摘要： 随着信息化时代的发展,高速实时信号信息处理系统的高速、实时处理需求越来越高,而作为系统获取数据的主要途径,ADC的性能好坏在一定程度上决定了整个系统的性能.除了ADC芯片自身的性能差异,其外围的电路(包括时钟、电源、前端链路)设计也影响着ADC的性能.以ADC的时钟为出发点,研究并理论推导了时钟抖动与ADC信噪比之间的关系,最后通过设计实际的板卡进行对比验证.结果表明,时钟的抖动可大幅影响ADC的信噪比,且所推导的公式可为ADC的设计和性能评估提供一定的参考.

摘要： 研究了时钟抖动的产生原因及对高速模数变换器的信噪比性能的影响，通过采用简便的测量方法，做了几种低抖动采样时钟稳定电路的对比试验，为高速、高精度ADC电路中的采样时钟设计提供了参考。

摘要： 在影响网络质量的诸多因素中，同步对网络性能影响巨大。线路时钟抖动严重影响基站同步，同步不良将导致基站信道不能有效工作。本文以锦州无线市话网络中的实际案例具体阐述了线路时钟抖动对基站同步的影响。

摘要： 介绍了升余弦和平方根升余弦两种成形滤波器,通过Matlab对成形滤波器码间串扰量的数学模型进行了仿真,并分析了升余弦和平方根升余弦滤波器的抗时钟抖动性能.

摘要： 针对量子通信中对于真随机数发生器的高数据率、高集成度的特殊需求,本文提出了一种以数字电路中的时钟抖动作为真随机数物理熵源的高速并行真随机数发生器ASIC芯片设计方案,计划提供十路并行、数据率可达200MHz的高速真随机数序列.

摘要： 相位噪声是衡量电子系统频率稳定度的一项重要指标,本文围绕相位噪声的测量方法和最新的研究技术进行了较为系统的论述和介绍,阐述了目前主要的相位噪声测量方法的优点和不足之处,并对相位噪声测试技术的最新成果进行详细的分析和推导,同时也简要地说明了各种技术的适用范围.鉴相法由于具有诸多优点:相位噪声测量灵敏度高、分析频偏范围宽等，能够满足绝大多数被测信号的相位噪声测试需求，它在实际工程中的应用范围最为广阔，而鉴频法则主要只是用于一些非稳态信号的测试。随着现在数字信号处理技术的发展，在硬件性能不能大幅提升的背景下，纷纷采用数字处理技术来提高相位噪声的测试指标，例如文中所述的互相关技术和瞬时相位解调技术等。最后从相位噪声测试结果出发,给出了单边带相位噪声与常用测试参数时钟抖动和剩余调频之间的关系,通过该方式能够将这些参数的测试精确大幅提高.

摘要： 抖动对锁相环的性能有极大影响,抖动较大时可能导致并行总线的建立保持时间余量不够、时钟稳定度差、串行信号接收端误码率高等现象.本文主要介绍了信号抖动在不同情况下的分类、时钟抖动的定义、各类抖动的应用范围、抖动的分解和基于示波器的测量与分析方法.指出了实际抖动测试过程中的注意事项,通过实际的芯片测试,记录数据作对比分析,并详尽描述了抖动的产生机理和测试方案,对锁相环的抖动研究有一定参考意义.

摘要： 本文针对高速ADC系统中时钟抖动产生的原因提出了几种降低抖动的方法，介绍了一种非常实用的低抖动时钟电路。采用高速ADC芯片AD9627、时钟调理芯片AD9517芯片和FPGA硬件平台，设计并实现了低抖动时钟的高速高性能ADC采集系统。在80MHz的采样速率下对系统的主要性能进行了测试，并利用Matlab软件计算该ADC系统的动态性能指标，取得了满意的结果。

摘要： 超宽带脉冲信号是一种脉宽为纳秒级的时域脉冲,要对它进行采样并且达到一定的精度要求,需要极高速的AD转换器,而极高速的AD转换器的精度直接依赖于它的采样时钟,它要求采样时钟具有高速、低抖动等特性.本文以Analog公司的低抖动芯片AD9520-1作为高精度时钟源,实现低于亚皮秒级抖动性能的设计,为高速ADC提供了高质量的采样时钟.采用Verilog模拟SPI接口协议对该芯片进行配置,对外部环路滤波进行仿真,并用示波器测试采样时钟,仿真与实验结果均表明达到2.5GHz低抖动时钟需求.

摘要： 超宽带脉冲信号是一种脉宽为纳秒级的时域脉冲,要对它进行采样并且达到一定的精度要求,需要极高速的AD转换器,而极高速的AD转换器的精度直接依赖于它的采样时钟,它要求采样时钟具有高速、低抖动等特性.本文以Analog公司的低抖动芯片AD9520-1作为高精度时钟源,实现低于亚皮秒级抖动性能的设计,为高速ADC提供了高质量的采样时钟.采用Verilog模拟SPI接口协议对该芯片进行配置,对外部环路滤波进行仿真,并用示波器测试采样时钟,仿真与实验结果均表明达到2.5GHz低抖动时钟需求.

摘要： 估计电路时钟树的抖动并合成抖动意识和偏差意识时钟树。在一个实施例中，一种计算时钟树中的抖动的方法包括将时钟树分为多个段，并且根据与所述时钟树相关的电路的至少一部分的模型，计算一个或更多个段中的抖动。所述模型包括所述电路中的各抖动源的表示。该方法还包括为了计算与所述时钟树中的路径或路径对相关的抖动，统计地将所述时钟树中该路径或该对路径的每一段中的抖动彼此组合。在一个实施例中，为有效计算抖动，并实现零时钟偏差，一种方法合成电路中的对称树，在所述对称树中，在从时钟树的根到时钟树的汇点的所有路径的对应段表现出彼此相似的电当量。

摘要： 本发明揭示一种数字锁相环(DPLL)及方法，包含可调整的延迟线，其配置为接收参考时钟作为输入并且输出抖动参考时钟信号。相位与频率检测器(PFD)配置为比较抖动参考时钟信号与反馈时钟信号，来决定抖动参考时钟信号与反馈时钟信号之间的相位与频率差异。数字控制振荡器(DCO)配置为接收来自PFD的稍早或稍后决定，据此调整输出，其中抖动参考时钟信号分配跳动响应来增强DPLL的整体操作。

摘要： 本发明提供一种用来产生抖动时钟信号的抖动产生器，其包括抖动控制信号产生器以及抖动时钟产生器。该抖动控制信号产生器用来于不同时间点自多个候选数字代码中选择一个数字代码，并分别输出所选取的多个不同的数字代码；而该抖动时钟产生器耦接于该抖动控制信号产生器，用来产生该抖动时钟信号，其中该抖动时钟产生器分别依据该多个不同的数字代码来动态调整该抖动时钟信号。

摘要： 本发明提供一种用来产生抖动时钟信号的抖动产生器，其包括抖动控制信号产生器以及抖动时钟产生器。该抖动控制信号产生器用来于不同时间点自多个候选数字代码中选择一个数字代码，并分别输出所选取的多个不同的数字代码；而该抖动时钟产生器耦接于该抖动控制信号产生器，用来产生该抖动时钟信号，其中该抖动时钟产生器分别依据该多个不同的数字代码来动态调整该抖动时钟信号。

摘要： 估计电路时钟树的抖动并合成抖动意识和偏差意识时钟树。在一个实施例中，一种计算时钟树中的抖动的方法包括将时钟树分为多个段，并且根据与所述时钟树相关的电路的至少一部分的模型，计算一个或更多个段中的抖动。所述模型包括所述电路中的各抖动源的表示。该方法还包括为了计算与所述时钟树中的路径或路径对相关的抖动，统计地将所述时钟树中该路径或该对路径的每一段中的抖动彼此组合。在一个实施例中，为有效计算抖动，并实现零时钟偏差，一种方法合成电路中的对称树，在所述对称树中，在从时钟树的根到时钟树的汇点的所有路径的对应段表现出彼此相似的电当量。

摘要： 本发明提供一种用来产生抖动时钟信号的抖动产生器，其包括抖动控制信号产生器以及抖动时钟产生器。该抖动控制信号产生器用来于不同时间点自多个候选数字代码中选择一个数字代码，并分别输出所选取的多个不同的数字代码；而该抖动时钟产生器耦接于该抖动控制信号产生器，用来产生该抖动时钟信号，其中该抖动时钟产生器分别依据该多个不同的数字代码来动态调整该抖动时钟信号。

摘要： 提供了一种测量时钟抖动的方法、一种时钟抖动测量电路和一种半导体装置。所述时钟抖动测量电路包括：内部信号发生器，被配置为生成均与由时钟抖动测量电路接收的输入时钟信号同步的单脉冲信号和内部时钟信号；多个边沿延迟单元，彼此串联连接并且被配置为生成分别与通过延迟所述内部时钟信号的边沿而获得的多个延迟边沿相对应的多个边沿检测信号；多个锁存电路，被配置为将所述单脉冲信号与所述多个边沿检测信号同步地锁存，并输出多个采样信号；以及计数子电路，被配置为对多个采样信号中的激活的采样信号的数目进行计数，并且基于激活的采样信号的计数数目来输出计数值。

摘要： 本发明提供了一种时钟抖动测量方法和示波器，方法包括以下步骤：把待测时钟接入具有延迟触发功能的示波器的测试通道；测量由于示波器的触发系统而导致的测量误差T0；设置示波器的触发方式为延迟模式，根据想要测量的抖动频率范围，调整延迟时间值T1；找到与触发时钟边沿CLK1相距时间间隔为T1的时钟边沿CLK2；测量CLK2边沿在触发电平位置上的最左和最右点间的时间间隔值T2；设置作为时钟抖动值。本发明消除了由于示波器的触发系统带来的测量误差，所以达到了简单而有效地减小时钟抖动测量误差的目的。

摘要： 提供了一种测量时钟抖动的方法、一种时钟抖动测量电路和一种半导体装置。所述时钟抖动测量电路包括：内部信号发生器，被配置为生成均与由时钟抖动测量电路接收的输入时钟信号同步的单脉冲信号和内部时钟信号；多个边沿延迟单元，彼此串联连接并且被配置为生成分别与通过延迟所述内部时钟信号的边沿而获得的多个延迟边沿相对应的多个边沿检测信号；多个锁存电路，被配置为将所述单脉冲信号与所述多个边沿检测信号同步地锁存，并输出多个采样信号；以及计数子电路，被配置为对多个采样信号中的激活的采样信号的数目进行计数，并且基于激活的采样信号的计数数目来输出计数值。

摘要： 本发明提供了一种时钟抖动测量方法和示波器，方法包括以下步骤：把待测时钟接入具有延迟触发功能的示波器的测试通道；测量由于示波器的触发系统而导致的测量误差T0；设置示波器的触发方式为延迟模式，根据想要测量的抖动频率范围，调整延迟时间值T1；找到与触发时钟边沿CLK1相距时间间隔为T1的时钟边沿CLK2；测量CLK2边沿在触发电平位置上的最左和最右点间的时间间隔值T2；设置作为时钟抖动值。本发明消除了由于示波器的触发系统带来的测量误差，所以达到了简单而有效地减小时钟抖动测量误差的目的。