时钟发生器

摘要： 设计了一种基于高线性低功耗延时单元和电压电流转换电路的环形压控振荡器电路,并采用数控技术提出了一种延时和充放电电流可编程控制的鉴频鉴相器和电荷泵电路,获得了突出的环路性能,最终基于0.18μm RF CMOS工艺集成实现了一个具有高线性低功耗特性的时钟信号发生器.

摘要： Silicon Labs日前宣布扩展其时钟产品系列，以满足56G PAM-4 SerDes和新兴112G串行应用对于高性能时钟的要求。通过此次产品系列的扩展，Silicon Labs成为唯一一家可为100／200／400／600G设计提供全面时钟发生器、抖动衰减时钟、压控晶体振荡器（VCXO）和XO选择的时钟供应商，而且能够满足100fs以下参考时钟抖动要求并留有余量。

摘要： IDT公司(IDT)近日宣布推出全新版本的Versa Clock 5可编程时钟发生器,新产品具有内置的晶体,可以用一种更简单、更具成本效益的方式来实现电子系统的时序。5P49V5933和5P49V5935可提供IDT公司Versa Clock 5时钟发生器的创新功能,同时通过晶体的集成可减少电路板空间和成本。采用这种集成式的频率源,设计师在他们的设计中不需再使用外置晶体,因而也省去了与频率调整相关的投入。Versa Clock 5可编程时序器件使用竞争对手一半的功率便可提供优异的抖动性能,并能提供通用的输出对。

摘要： IDT公司的多路输出时序解决方案整合了系统组件与超高的设计灵活性，非常适用于成本敏感、低功耗消费类电子和低抖动通信应用。最初的5P49V5901VersaClock5产品具有4个通用输出对，能够产生4个高达350MHz的独立可编程频率，输出类型可为LVPECL、LVDS、HCSL和LVCMOS，同时在30mA内核电流下，具有业界领先的仅仅0．7ps的RMS相位抖动。

摘要： 正2014年3月14日-高性能线性和电源解决方案、局域网以及时钟管理和通信解决方案领域的行业领导者麦瑞半导体公司发布一款四输出crystallessTM时钟发生器DSC400。这是麦瑞半导体第一款基于MEMS的时钟产品,它采用麦瑞半导体获得行业认证的PureSiliconTM MEMS技术,提供卓越的防抖和稳定性,同时加入了更多功能。该器件针对广泛的应用,包括通信和网络;1G以太网、10GBASE-T/KR/LR/SR和FCoE;存储区域网、FC、SATA、

摘要： 麦瑞半导体（Micrel）推出PL6020xxx和PL6070xxx时钟发生器及SY7557xL时钟分配产品。 麦瑞半导体的PCIe时钟发生器提供1路、2路、4路或8路输出，具有低于200fs的相位抖动和50ps的各路输出问相位偏差。PL6070xxx还支持有利于降低电磁干扰的扩频技术。

摘要： IDT公司推出内置于系统的可编程时钟发生器5P49V5901，器件拥有四个通用的输出组，在不同的输出模式中能够生成高达350MHz的独立频率。高度集成的器件整合了四个差分的或八个单端的时钟发生器，并能够存储多达四种不同的配置设置，帮助减少板面积和物料清单。

摘要： 麦瑞半导体公司今天发布一款四输出crystal—lessTM时钟发生器DSC400。这是麦瑞半导体第一款基于MEMS的时钟产品，它采用麦瑞半导体获得行业认证的PureSiliconMEMS技术，提供卓越的防抖和稳定性，同时加入了更多功能。

摘要： Silicon Labs（芯科实验室有限公司）宣布针对消费电子和嵌入式应用推出小尺寸的符合PCIExpress（PCIe）标准的时钟发生器芯片，在这些应用中可靠性、板面积、器件数量和功耗通常是其关键设计要素。设计旨在满足PCIeGen1／2／3标准的严格规范，新型的SIS0122时钟凭借SiliconLabs低功耗PCIe和CMEMS技术为各类应用提供了节能、免片外晶振的时钟解决方案，这些应用包括数字录像机和静态照相机、IP机顶盒、高清视频流播放机、高清晰度数字电视、家庭娱乐和音频系统、多功能打印机、消费类和小型商业存储设备、家庭网关和无线接人设备等。

摘要： 根据现下电力系统运行的稳定控制效果以及内部时钟发生器的校准程度进行必要的简单、可靠性的控制，实现整个广域测量系统内部的稳定相量测量单元以及服务器高端配备需求，使得整个系统的稳定器根据一定同步的时间要素以及较为先进的电网低频振荡抑制手段，确保不同厂站数据的同时间控制效果，满足总体电力控制效益的不断改进。

摘要： 本文展示了一种对电源电压和温度不敏感的用于射频识别电子标签的时钟发生器.该时钟发生器使用0.18μm标准CMOS工艺进行了仿真并流片.仿真结果表明,该时钟发生器在电源电压变化1V的情况下,其振荡频率变化不到0.45％,并且在-40°C-120°C的温度范围内,其温度系数仅为15ppm/°C.为了克服工艺偏差带来的影响,本文利用锁相环原理并结合电子标签工作特点将振荡频率锁定到预定值.整个芯片内核面积为0.4×0.25mm2.

摘要： 本文先提出了基于FPGA的可在线变频的时钟发生器的设计理论与方法;然后介绍了FPGA中各个可配置寄存器的算法；最后设计了一种可在线变频的时钟发生器，电路设计的配置模块的配置流程是:首先，当配置使能信号有效时，在第一个DCLK上升沿，在地址总线DADDR[4:0]上给出需要配置的寄存器地址，数据总线DI[15:0]上给出需要配置的数据，同时让DEN和DWE保持有效(高电平);第二个时钟的上升沿，撤销DEN和DWE，然后开始检测DRDY。当检测到DRDY变为高电平后，表明这个寄存器的配置已经完成。在DRDY拉低后，可以开始配置下一个寄存器，以此类推，直到全部寄存器配置完成后，将各配置信号拉到上面介绍的默认值。当LOCKED信号变为高电平后，说明此时PLL己经锁定了，可以输出稳定的时钟。并且进行了Modelsim仿真和利用FPGA嵌入式逻辑分析仪的硬件验证。其结果均表明该设计是完全正确合理的。利用本文介绍的方法可以设计出一种低功耗、可在线变频的时钟发生器。该时钟发生器在通信设备和手持设备中具有广泛的实际应用价值。

摘要： 随着微处理器规模和性能的飞速发展，单芯片内时钟发生器数目也相应地增加，从而导致芯片面积增大，所以芯片的成本开销越来越受到广泛关注。基于以上问题，本文提出了一种在40nm CMOS工艺条件下实现的32相位时钟发生器电路，在多时钟发生器的芯片中用此结构取代局部时钟发生器，不仅减小了芯片的面积，降低了芯片的成本，而且缩短了设计的周期。由于目前PVT对MOS管的性能影响较大，所以本文提出的设计仅在固定的PVT条件下完成，最后在40nm CMOS工艺、电压0.9V、温度125°C条件下，使用Hspice工具对此电路进行了模拟，结果完全符合设计要求。

摘要： 本文介绍了一种用于流水线结构模数转换器的数字电路设计。该数字电路包括时钟发生器和数字误差校正电路。其中，时钟发生器采用的是由两路延迟单元电路负反馈得到Nonoverlapping信号;数字误差校正电路采用流水线方式结构，校正为消除比较器失调误差所采用的冗余编码，以期降低误差操作。该数字电路在0.6μmCMOS工艺中能满足流水线结构模数转换器的时序要求.并在同步时钟的控制下对各级输出的数据进行逻辑运算，最终将输入的模拟信号转换成数字信号输出。

摘要： 介绍用于高速高分辨率流水线结构的模数转换器的数字电路.该数字电路包括时钟发生器和数字校正电路.时钟发生器产生采用的是两路延迟单元负反馈得到;数字校正电路采用改进的流水线操作方式,以期达到减少延迟单元,节省硬件功耗,降低误差操作.该数字电路在0.6μmCMOS工艺中能满足高速ADC的时序要求,并对各级输出的数据在同步时钟的控制下进行加法运算,最终将输入的模拟信号转换成数字信号输出.

摘要： 本文介绍了一种平板显示器接口电路通用扫描时序控制器IP核,主要由时钟发生器和扫描控制器组成.时钟发生器采用直接数字频率合成(DDS)方法,根据配置寄存器的设定值,可以输出不同的频率的时钟.扫描控制器可以输出平板显示器所需要的行、场控制信号.并且介绍了基于FPGA的各单元电路的设计和实现方法.

摘要： 电源监控电路的主要功能是上电或电源电压低于设置门限时产生—复位输出，保证单片机在电源电压、系统时钟稳定可靠的前提下工作。本文设计了一种以带隙电压比较器为核心的电压检测电路，包括电阻分压网络，带隙比较器，比较放大器，输出缓冲电路，滤波电路和RS触发器，用于实现上电复位和欠压检测。经过仿真证明该电路阈值电压随温度变化小，性能稳定可靠。

摘要： 电源监控电路的主要功能是上电或电源电压低于设置门限时产生—复位输出，保证单片机在电源电压、系统时钟稳定可靠的前提下工作。本文设计了一种以带隙电压比较器为核心的电压检测电路，包括电阻分压网络，带隙比较器，比较放大器，输出缓冲电路，滤波电路和RS触发器，用于实现上电复位和欠压检测。经过仿真证明该电路阈值电压随温度变化小，性能稳定可靠。

摘要： 电源监控电路的主要功能是上电或电源电压低于设置门限时产生—复位输出，保证单片机在电源电压、系统时钟稳定可靠的前提下工作。本文设计了一种以带隙电压比较器为核心的电压检测电路，包括电阻分压网络，带隙比较器，比较放大器，输出缓冲电路，滤波电路和RS触发器，用于实现上电复位和欠压检测。经过仿真证明该电路阈值电压随温度变化小，性能稳定可靠。

摘要： 电源监控电路的主要功能是上电或电源电压低于设置门限时产生—复位输出，保证单片机在电源电压、系统时钟稳定可靠的前提下工作。本文设计了一种以带隙电压比较器为核心的电压检测电路，包括电阻分压网络，带隙比较器，比较放大器，输出缓冲电路，滤波电路和RS触发器，用于实现上电复位和欠压检测。经过仿真证明该电路阈值电压随温度变化小，性能稳定可靠。

摘要： 本发明公开了一种自动测试系统，所述自动测试系统被配置用于生成具有可编程频率的周期信号。所述自动测试系统可包括：时钟、耦接到所述时钟的边缘发生器、锁相环和延迟调节电路。所述边缘发生器可包括边缘发生器输出端、使能输入端和延迟输入端。在所述使能输入端针对其而被生效的所述时钟的每个周期中，所述边缘发生器以相对于所述时钟的边缘的延迟在所述边缘发生器输出端处产生信号，所述延迟由所述延迟输入端处的值指定。所述锁相环可包括参考输入端和锁相环输出端，所述锁相环输出端被配置成提供所述可编程频率的所述周期信号。所述延迟调节电路可包括累加器，所述累加器可针对所述时钟的每一周期将值以编程量增加。

摘要： 本发明公开了一种自动测试系统，所述自动测试系统被配置用于生成具有可编程频率的周期信号。所述自动测试系统可包括：时钟、耦接到所述时钟的边缘发生器、锁相环和延迟调节电路。所述边缘发生器可包括边缘发生器输出端、使能输入端和延迟输入端。在所述使能输入端针对其而被生效的所述时钟的每个周期中，所述边缘发生器以相对于所述时钟的边缘的延迟在所述边缘发生器输出端处产生信号，所述延迟由所述延迟输入端处的值指定。所述锁相环可包括参考输入端和锁相环输出端，所述锁相环输出端被配置成提供所述可编程频率的所述周期信号。所述延迟调节电路可包括累加器，所述累加器可针对所述时钟的每一周期将值以编程量增加。

摘要： 一种时钟发生器，应用于音频或话音模块中，包括时钟选择器、寄存器和锁相环，时钟选择器至少包括两个输入端口，每一输入端口连接一时钟信号，时钟选择器的输出端连接锁相环的输入端，寄存器分别连接时钟选择器及锁相环，用于控制时钟选择器从输入的时钟信号选择其中之一作为参考时钟以及控制锁相环的内部参数。所述时钟选择器的第一输入端口连接实时时钟、第二输入端口连接系统时钟。不仅使得时钟发生器能支持更多不同的时钟输入，而且克服了离线时为了保证给时钟发生器提供参考时钟使得系统时钟不得不工作由此造成功耗损失的问题。

摘要： 一种用于多系统的时钟发生器，包括利用AFC(自动频率控制)电路12控制的TCXO(温度补偿晶体振荡器)1和利用主系统提供的系统时钟操作的子系统并包括具有相位比较器5与VCO(电压控制振荡器)3的PLL(锁相环)电路。PLL电路中分频器2、4的分频比率根据AFC电路12的输出进行补偿以吸收AFC电路12引起的相位变化。

摘要： 本发明公开了一种基于锁相环的时钟发生器，包括：晶体振荡器；锁相环电路；时钟调整模块，用于接收所述锁相环电路输出的各第一多路时钟信号，根据目标时钟信号的预定频率及相位分别对各所述第一多路时钟信号进行频率及相位调整，输出分别与各所述第一多路时钟信号对应的多个第二多路时钟信号；倍频电路输出模块，用于接收、合并所述时钟调整模块输出的各所述第二多路时钟信号，输出具有所述预定频率和相位的所述目标时钟信号。本发明还公开了相应的时钟发生方法。本发明的基于锁相环的时钟发生器及时钟发生方法，可以方便灵活地对输出的目标时钟信号的频率及相位进行调整，并大大地扩展了其可能实现的带宽。

摘要： 公开了一种时钟发生器和包括该时钟发生器的显示装置，所述显示装置包括：显示单元，包括栅极线和电结合到栅极线的像素；时序控制器，被配置为产生开时钟信号、关时钟信号、使能信号和共信号；时钟发生器，被配置为在使能信号具有第一电压电平时基于开时钟信号和关时钟信号而产生具有不同相位的多个时钟信号，其中，当使能信号具有与第一电压电平不同的第二电压电平时，时钟发生器基于共信号而将共脉冲插入到多个时钟信号中的每个中；以及栅极驱动器，被配置为基于多个时钟信号而产生栅极信号，并且将栅极信号顺序地提供到栅极线。

摘要： 选通时钟发生器和具有该选通时钟发生器的显示装置。提供了一种选通时钟发生器，其包括计数器、缓冲控制信号发生器和输出单元。计数器接收主时钟和具有上升定时信息和下降定时信息的控制数据，当通过从预设参考时间点开始对主时钟进行计数所得到的值达到上升数据时生成第一输出，并且当通过从参考时间点开始对主时钟进行计数所得到的值达到下降数据时生成第二输出。缓冲控制信号发生器从第一输出的定时到第二输出的定时生成选通导通电压的第一缓冲控制信号。输出单元在第一缓冲控制信号的选通导通电压的输出时段期间输出选通时钟的选通导通电压。

摘要： 一种时钟发生器，应用于音频或话音模块中，包括时钟选择器、寄存器和锁相环，时钟选择器至少包括两个输入端口，每一输入端口连接一时钟信号，时钟选择器的输出端连接锁相环的输入端，寄存器分别连接时钟选择器及锁相环，用于控制时钟选择器从输入的时钟信号选择其中之一作为参考时钟以及控制锁相环的内部参数。所述时钟选择器的第一输入端口连接实时时钟、第二输入端口连接系统时钟。不仅使得时钟发生器能支持更多不同的时钟输入，而且克服了离线时为了保证给时钟发生器提供参考时钟使得系统时钟不得不工作由此造成功耗损失的问题。

摘要： 一种用于多系统的时钟发生器,包括利用AFC(自动频率控制)电路12控制的TCXO(温度补偿晶体振荡器)1和利用主系统提供的系统时钟操作的子系统并包括具有相位比较器5与VCO(电压控制振荡器)3的PLL(锁相环)电路。PLL电路中分频器2、4的分频比率根据AFC电路12的输出进行补偿以吸收AFC电路12引起的相位变化。

摘要： 本实用新型属于时钟发生器技术领域，公开了一种时钟发生电路、时钟发生器及通信总线系统，该时钟发生电路包括低速时钟模块、高速时钟模块、时钟监控模块、低速备用时钟模块及高速备用时钟模块，时钟监控模块接收低速时钟模块的低速时钟电信号并判断低速时钟模块是否中断，在低速时钟模块中断时，将系统时钟源切换至低速备用时钟模块；时钟监控模块接收高速时钟模块的高速时钟电信号并判断高速时钟模块是否中断，在高速时钟模块中断时，将系统时钟源切换至高速备用时钟模块。本实用新型中，通过设置不同类型的时钟模块提供多种时钟方式，由时钟监控模块来监控两个不同类型的时钟模块时钟源的状况，而且有独立的使能和中断控制设置。