数字时钟

摘要： 创意时钟是常见的物品,文章分析了部分时钟设计中的差错,并自定义规则给出了有数学韵味的数字时钟设计方案.

摘要： 目的 设计一个具有计数、调时功能的数字时钟,以二十四小时为一个周期循环计数。方法 用Verilog HDL硬件描述语言,在Quartus Ⅱ开发环境下采用自顶向下的方法设计数字时钟;设计主要包括分频模块、计数校时模块和译码显示模块三部分;分频模块把50 MHz的输入信号分频得到1 Hz的时钟信号,计数校时模块可以计数和调整时钟、分钟、秒钟的时间,然后通过译码显示模块在FPGA开发板上显示。结果 由Modelsim软件对各模块进行仿真测试可知,该系统基本实现了数字时钟的功能,满足设计要求。结论 Verilog HDL与具体电路无关,在Quartus Ⅱ开发环境下,大大地提高了设计的效率。

摘要： 在PCB设计与制作项目化课程改革中,以真实的电子产品基于51单片机的数字钟为载体,以电子产品的设计为主线,利用Proteus软件对电路功能进行仿真,验证电路的正确性,应用Protel软件绘制原理图并设计PCB图,使用制板机制作出PCB板.在这样的教学模式中,学生能将已学过的专业知识有机的、系统的联系起来用于实际,学生学习任务明确,带着问题去学习,既可提高学生学习的积极性、主动性,又能培养学生印刷电路板设计与制作能力和团结协作、探索创新的能力.

摘要： 北斗卫星导航系统信号非常微弱,电磁干扰是制约接收机灵敏度的关键因素.针对新研制的安装空间受限的北斗接收机,接收机的电磁辐射经有源天线耦合进接收机导致灵敏度下降的电磁兼容问题,采取理论分析和实测相结合的方法,找出噪声源为62MHz时钟.分析了噪声源出现的原因,重新进行了接收机时钟电路设计,信号完整性设计,解决了电磁兼容问题.

摘要： 利用单片机作为主控核心,与晶振、数码管、蜂鸣器等构成硬件电路,通过语言编程,可实现数字时钟的各种功能.本文阐述了基于AT89C51单片机的数字时钟的硬件电路与软件的设计、制作、调试过程.

摘要： 数字时钟是我们生活中必需的计时工具,传统的数字时钟主要结构为石英晶体,其结构特性导致时钟易出现误差且受环境温度影响大.本次设计以单片机替代石英晶体完成时钟的正常工作,其走时更准确,运行更稳定,且可以通过编程实现更多的功能.相比于传统的数字时钟,本设计具备独立的按键控制方式和更好的显示效果,且设计简单、成本低、性能可靠,可更加广泛的应用于多种日常计时场景.通过实验验证,证明了其可行性和相比于传统数字时钟的优势.

摘要： 数字时钟是我们生活中必需的计时工具,传统的数字时钟主要结构为石英晶体,其结构特性导致时钟易出现误差且受环境温度影响大。本次设计以单片机替代石英晶体完成时钟的正常工作,其走时更准确,运行更稳定,且可以通过编程实现更多的功能。相比于传统的数字时钟,本设计具备独立的按键控制方式和更好的显示效果,且设计简单、成本低、性能可靠,可更加广泛的应用于多种日常计时场景。通过实验验证,证明了其可行性和相比于传统数字时钟的优势。

摘要： 本设计利用FPGA控制DS1302时钟芯片实现数字时钟.FPGA芯片是系统的控制核心,按键通过FPGA的I/O口执行相应的操作,即对DS1302时钟芯片的数据进行配置,然后FPGA定时读取DS1302时钟芯片的数据,传到数码管中译码显示.在FPGA读取数据的过程中,整点时蜂鸣器会发出SOS的声音和LED灯闪烁,并有LCD液晶上闪现皮卡丘图像.

摘要： 本文所设计的数字钟电路主要以AT89C51单片机为核心,通过单片机对信息的分析与处理来控制外围设备.系统由复位模块、时钟模块、驱动模块、显示模块、按键模块及报时模块共六个模块组成,使得本设计具有更高的实用性.为验证该数字钟电路系统设计的可行性,采用Keil uVision5工具进行代码编译,并于Proteus环境下进行了仿真分析.

摘要： 本文针对广电活动的主要特性,列举实例说明MIDAS M32数字调音台相应音频工作技术应用形式,讲述如何应用数字音频技术更好的开展广播活动音频工作。

摘要： 在Quartus　Ⅱ开发环境下，用Verilog HDL硬件描述语言设计了一个可以在FPGA芯片上实现的数字时钟.通过将设计代码下载到FPGA的开发平台Altera DE2开发板上进行了功能验证.由于数字时钟的通用性及Verilog HDL语言的可移植性，冈此本数字时钟可直接应用于各种不同系列的FPGA芯片的设计中。

摘要： 本文介绍了应用最为广泛的基于单片的数字时钟和LED数码管的常用类型,比较了LED数码管两种显示方式的利弊.在确定采用动态显示的方案后,先分析了该显示方法的原理,然后着重分析了动态显示时最容易产生的隐显问题,并且给出了具体的解决方案.主要是针对51单片机对于七段LED数码管的控制.

摘要： 文章介绍了Multisim9软件的特点和作为电子工作台的强大功能.以数字时钟的设计和仿真为例,阐述如何应用该软件进行数字电路的设计与仿真.结果表明利用Multisim9.0可完成从电路的设计分析直至印刷电路板格式文件输出等全部设计工作,提高了设计人员的工作效率。

摘要： 本申请公开了一种产生扩频同步时钟信号的电路、芯片和方法。所述电路包括：频率检测器，其包括小数控制器，其被配置为将第一频率的输入信号与反馈回路中的第二频率的反馈信号进行比较，以交替产生第一控制信号和第二控制信号，以确定控制字F的整数部分I用以跟踪所述第一频率；相移控制器，其被配置为寄存所述第一控制信号的n个电平和所述第二控制信号的n个电平，引入n个相位延迟以随机改变所述控制字F的小数部分，从而在频谱上提供加宽的边界。所述电路还包括数控振荡器，其被配置为基于基本时间单元、第一频率和控制字，产生具有第二频率的合成周期信号，所述第二频率被锁定在所述第一频率的加宽边界内。

摘要： 一种全数字时钟产生电路及全数字时钟产生方法，电路的输入方向包含一输入时钟Fi，输出方向包含一输出时钟Fo，输入时钟Fi连接到Nk分频单元，Nk分频单元连接到时标产生单元，时标产生单元的基准输入来自参考时钟Fr单元；输出时钟Fo连接到相位比较时钟恢复单元，相位比较时钟恢复单元的两个输入分别来自时标缓存单元和参考时钟Frj单元，时标缓存单元的基准输入来自参考时钟Frj单元，时标产生单元和时标缓存单元间由时标传送通道连通。本发明所述方法，在只使用基本数字逻辑电路资源条件下，实现任意正有理数的分频与倍频处理，提供满足系统应用要求的各种频率的同步时钟输出，无需单独配置锁相环路专用模块。

摘要： 本发明公开时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，时钟延迟方法包括：步骤一、通过延迟线将输入时钟延迟Ti，得到输出时钟；步骤二、比较输入时钟和输出时钟，若输入时钟滞后于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(Ti+Tx)/2，若输入时钟超前于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(Ty+Ti)/2；直到输入时钟和输出时钟对齐，输出与输入时钟对齐的输出时钟。本发明通过以上技术方案，采用的是二分式逐次逼近的方式来实现对齐，最多需要N个时钟周期，在输入时钟和输出时钟相差较大的情况下，加快了DLL的锁定速度，提高了芯片系统的工作速度。

摘要： 本发明公开了一种数字时钟倍频电路系统，包括：占空比数字校准电路模块、或门电路模块；所述占空比数字校准电路模块包括脉冲发生器、半时钟周期延迟电路；输入时钟信号经过占空比数字校准电路模块、或门电路模块输出倍频后的输出时钟信号。此外，本发明还公开了一种数字时钟倍频信号生成方法。采用本发明基于50％占空比校准的数字时钟倍频电路系统有效地降低了输出时钟的抖动，节省了电路功耗和面积，同时输入时钟信号FIN到输出时钟信号FOUT之间的响应时间减少33％，可以支持高速响应场景。

摘要： 一种全数字时钟产生电路及全数字时钟产生方法，电路的输入方向包含一输入时钟Fi，输出方向包含一输出时钟Fo，输入时钟Fi连接到Nk分频单元，Nk分频单元连接到时标产生单元，时标产生单元的基准输入来自参考时钟Fr单元；输出时钟Fo连接到相位比较时钟恢复单元，相位比较时钟恢复单元的两个输入分别来自时标缓存单元和参考时钟Frj单元，时标缓存单元的基准输入来自参考时钟Frj单元，时标产生单元和时标缓存单元间由时标传送通道连通。本发明所述方法，在只使用基本数字逻辑电路资源条件下，实现任意正有理数的分频与倍频处理，提供满足系统应用要求的各种频率的同步时钟输出，无需单独配置锁相环路专用模块。

摘要： 提供一种数字时钟电路。数字时钟电路包括：第一子电路，其包括第一数控振荡器和第一分频器，所述第一数控振荡器配置为由频率控制字驱动以控制由多个第一脉冲合成的第一输出频率；所述第一分频器用于产生具有频率等于所述第一输出频率的1/M的触发信号。数字时钟电路还包括第二子电路，所述第二子电路包括反馈回路，所述反馈回路包括：频率检测器，用于将输入频率与反馈频率进行比较；控制器，用于调整所述频率控制字；第二数控振荡器，其由所述频率控制字加常数来驱动，以控制由所述触发信号引起的多个第二脉冲合成的第二输出频率；以及第二分频器，用于将所述反馈频率设置为等于所述反馈回路中的所述第二输出频率的1/N。

摘要： 本发明提供一种指针式智能数字时钟及时钟控制方法，其中时钟包括，时钟本体，固定设置于时钟本体一表面上的显示发光单元，固定设置在时钟本体上供插市电的电源线，固定设置于时钟本体内部的第一电源单元、MCU处理运算单元、时钟芯片、检测单元、语音单元，以及嵌入在时钟本体上的人机交互单元，MCU处理运算单元分别连接于时钟芯片、显示发光单元、检测单元、语音单元和人机交互单元，第一电源单元连接于时钟芯片。本发明提供的指针式智能数字时钟及控制方法，通过将时钟芯片提供的时钟信息译成能够以指针形式显示的图案字符，再将图案字符显示在显示发光单元上，来实现指针式时钟显示，既可纵观全局的时间，又方便对时间进行随时查看。

摘要： 本发明公开时钟延迟方法、装置、延迟锁相环及数字时钟管理单元，时钟延迟方法包括：步骤一、通过延迟线将输入时钟延迟Ti，得到输出时钟；步骤二、比较输入时钟和输出时钟，若输入时钟滞后于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(Ti+Tx)/2，若输入时钟超前于输出时钟，回到步骤一重新通过延迟线将输入时钟延迟(Ty+Ti)/2；直到输入时钟和输出时钟对齐，输出与输入时钟对齐的输出时钟。本发明通过以上技术方案，采用的是二分式逐次逼近的方式来实现对齐，最多需要N个时钟周期，在输入时钟和输出时钟相差较大的情况下，加快了DLL的锁定速度，提高了芯片系统的工作速度。

摘要： 本发明提供了一种数字滤波器及全数字时钟数据恢复电路，其中数字滤波器包括用于将输入的待补偿数字输入数据拆分为高位数据、第一低位数据和第二低位数据，并对高位数据进行频率积分处理的频率积分器，用于依次对输入的第一低位数据进行累加处理和量化处理的一阶sigma‑delta补偿电路，以及用于对输入的频率积分处理后的所述高位数据以及累加处理和量化处理后的所述第一低位数据进行全加处理，得到全加数据的全加器，通过采用一阶sigma‑delta补偿电路对原本舍弃的部分低位数据进行处理，既减少数字滤波器中积分路径所需的数据位数，减轻数字滤波器设计难度，又拓展了累加器的位数，从而降低了数字滤波器的设计难度和功耗，提高了数字滤波器的工作频率。

摘要： 本实用新型涉及一种利用低倍率取样时钟实现数字时钟恢复的电路，它包括FPGA芯片，FPGA芯片内部电路的连接关系为：DLL级联倍频电路的输出，一路与分频器连接，另一路进入边沿检测电路供其使用，检测结果对分频器复位。本实用新型的特点是：利用XILINXFPGA内DLL的倍频功能，生成一个速率为接收数据速率4倍的取样时钟，利用它从接收的异步数据中恢复数据时钟的方法，本设计方法与一般的数字时钟恢复方法相比较，要求较低速率的取样时钟，降低了设计难度。