三维集成电路

摘要： 研究了三维集成电路微通道热沉传热特性,在开放式矩形微通道热沉结构中加入了矩形扰流柱,以改善其传热性能,利用ANSYS Fluent软件对三维集成电路微通道热沉的层流流动和耦合传热方程进行数值计算。实验结果表明,与开放式矩形微通道热沉结构对比,带矩形扰流柱的微通道热沉有着更加良好的传热性能。

摘要： 由于不成熟的工艺技术和老化影响,基于硅通孔(Through Silicon Via,TSV)的三维集成电路(Three-Di-mensional Integrated Circuit,3D IC)中易发生聚簇故障,而降低芯片良率.为修复TSV聚簇故障,本文提出基于间隔分组的故障冗余结构.通过间隔分组将聚簇的TSV故障分散到不同冗余组从而利用各组的冗余资源修复,并利用MUX链实现组间共享冗余资源.实验结果表明,相较传统的路由、环形、切换转移冗余结构,本文结构修复率分别提高27.5％、62.7％及11.4％.并且在聚簇严重的情况下,本文结构修复率保持接近100％.

摘要： 随着集成电路技术的发展,以TSV技术为主要基础的三维集成电路的体积不断减小,对检测与诊断带来一定难度.从三维集成电路的概念和发展出发,简要阐述理论,并对相关测试技术的原理展开分析,提出一套用于故障检测的具体检测措施.以单种故障和多种故障两种情况下的开路故障及泄漏故障为例,采用PMOS管漏电流、电桥电路、环形振荡器和放电敏感电路等测试方案对故障电路进行实际检测.通过分析实测结果,推断故障成因,给出合理诊断,为三维集成电路的研究制造提供参考.

摘要： 针对三维集成电路(3D 1C)热效应问题,提供了三维集成电路热模型的稳态解析解和瞬态解析解,这些解适用于N层(N≥2)模型;热源可以非均匀分布,瞬态时热源的大小可随时间变化.求解的过程使用了分离变量法、格林函数法和本征函数正交性.通过瞬态解可以获得任意时刻模型的温度场,稳态解是与时间无关的函数,通过它可以直接计算出稳态热传导的温度场.使用所获得的解析解在MATLAB中计算得到的温度场和COMSOL仿真温度场进行比较,结果表明,稳态解计算3层和5层3D 1C模型得到的结果和COMSOL仿真结果最大误差在1％左右;使用所获得的瞬态解计算3层和5层3D 1C模型得到的结果和COMSOL仿真结果最大误差不超过3％.

摘要： 硅通孔技术(TSV)是一种实现三维集成电路的方法.为了加快三维集成电路的制造测试速度,必须对TSV结构精确建模.该文提出了一种利用CAD工具提取TSV电路模型的方法.通过三维全波模拟,可揭示常见的TSV参数和故障对TSV电路模型的影响.该文方法所提取的模型表明,衬底电导率对TSV故障的表征有较大的影响,相对较大的针洞不会改变TSV特征参数.

摘要： 海芯微300毫米晶圆生产线项目,总投资额为100亿元,海芯微是中国第一座拥有三维集成电路制造核心关键工艺的300毫米生产线,用于包括人工智能、图像传感、高性能计算高带宽存储等高端芯片的工艺研发生产制造。浙江海芯微300毫米晶圆核心特种工艺生产线项目,建设地址位于海宁市经济开发区,占地面积122亩,建筑面积约13.5万平方米。

摘要： 基于硅通孔的三维集成电路具备低互连延时、高密度、低功耗等优势.然而,由于不成熟的工艺技术,TSV制造堆叠及芯片绑定过程容易引入微孔、泄漏等缺陷,造成TSV故障.并且,这些TSV故障易呈现聚簇分布,严重降低三维集成电路的良率.针对TSV聚簇故障,本文提出了一种新的基于菱形分组器的TSV聚簇故障容错结构.以菱形分组器将TSV蜂窝阵列划分为若干TSV组,为每组配置相应的修复资源,达到分散TSV聚簇故障后逐个修复的目的,并以数据选择器链共享修复资源.实验结果表明,本文结构针对聚簇或均匀分布的TSV故障修复率均达到了99%,远高于同类方法,良好适用于修复TSV聚簇及均匀故障.

摘要： 三维集成电路通过高密度金属互连线实现芯片在三维空间上互连,其电路参数的快速提取是保证信号完整性良好设计的关键技术之一.文中基于体积分混合势积分方程(mixed potential integral equation,MPIE)方法,结合多层平面介质格林函数与预纠正快速傅里叶变换(pre corrected fast fourier trans formation,pFFT)方法,通过对互连线内趋肤电流准确建模,实现对互连线结构S参数的快速准确提取.通过对典型互连线结构的仿真表明,本文求解器得到的结果与商业软件HFSS结果在网格剖分考虑趋肤效应时,其精度相当,计算效率可提高50％以上.所以本文方法在三维集成电路互连线参数快速提取方面具有一定的应用前景.

摘要： 三维多处理器内存堆叠系统能够显著提升系统性能,但伴随而来的热密度以及散热成为影响电路可靠性的关键问题.为了研究并检测三维集成电路结构中内存的经时击穿效应,笔者采用了一种SPICE物理模型,基于蒙特卡罗仿真的方法,对栅极击穿漏电流造成的电路影响进行了分析.同时根据内存中灵敏放大器的特点,笔者提出了基于45 nm工艺节点的经时击穿检测电路,适用于大规模存储电路集成;并对检测电路在偏置温度不稳定性影响下的工作情况加以分析.实验仿真结果表明,相比字线驱动电路,灵敏放大器更易受到经时击穿的影响.提出的检测电路可以实现对经时击穿的预警功能并完全覆盖灵敏放大器中由击穿诱发的激活出错问题,且对偏置温度不稳定性效应有良好的鲁棒性.

摘要： 三维集成电路是通过硅通孔将多个相同或不同工艺的晶片上下堆叠并进行垂直集成的新兴芯片集成技术.通过这种集成,芯片可获得更小的外形尺寸、更高的片上晶体管集成密度、单片上能集成更多的功能模块以及更高的互连性能等显著优点.然而,三维集成电路也带来了诸如TSV电迁移效应等新挑战.本文提出了一种抑制TSV电迁移效应的可靠性设计方法.首先,针对镀铜气泡、绑定非对齐和绑定界面尘埃沾染等TSV缺陷,分析了制造缺陷和电迁移效应之间的关系.通过观察发现,制造缺陷在加剧电迁移效应的同时还会影响TSV的阻值.然后,本文提出了TSV-SAFE(TSV Self-healing Architecture For Electro-migration)可靠性设计框架抑制电迁移效应.实验中,本文构建了一个由两层电路组成的3D芯片仿真平台.实验结果表明,采用本文所提出的技术,TSV的平均无故障时间(MTTF)平均增加了70倍,而由此带来的硬件面积开销不超过全芯片面积的1％.

摘要： 三维集成电路(three dimensional integrated circuit,3DIC)作为下一代芯片设计的主流技术,保证其信息安全是十分必要的,然而现有的硬件安全技术仍不能很好的适用于3DIC独特的堆叠结构和互连工艺.文中采用当前在硬件安全领域领先的物理不可克隆函数(physical unclonable functions,PUF)电路技术,实现3DIC的安全加密认证功能.在六层的三维芯片中设计了基于硅通孔的环形振荡器PUF电路和独立路径仲裁器PUF电路,引入硅通孔作为额外的工艺偏差源,在设定的工艺偏差下通过HSPICE模拟出100个相同的3DIC-PUF芯片.仿真实验结果表明基于硅通孔的PUF电路具有良好的唯一性和可靠性,可应用于3DIC的安全认证领域.

摘要： 三维集成电路堆叠可以提高芯片的集成度、降低互连线长度和互连延迟,为设计高性能、高集成度的多核/众核微处理器提供了有利条件,是未来集成电路重要的发展趋势.然而集成度的提高将导致芯片的功率密度大大增加,使得芯片的温度上升,影响芯片的性能和可靠性.本文基于流行的三维集成电路温度仿真工具3D-ICE对不同的三维堆叠结构、不同的平面布局和不同功率密度的高性能微处理的热分布进行模拟分析,并模拟了微通道液体冷却的三维堆叠处理器的温度分布情况.实验结果显示,微通道液体冷却能够平均降低8.916K(65.19％)的温度,是多层堆叠下良好的散热方式;同时也发现三维堆叠层与层间的热交换效果.基于实验结果提出了改进三维堆叠层与层间热交换效果差的方法:BEOL层和粘结层尽可能采用高热导率的材料,以降低层与层间的热交换的热阻,提高热交换效果;层与层间的互连采用尽可能多的TSV,促进三维堆叠层与层间的热交换.

摘要： LTCC是实现三维多芯片模块(MCM)的重要手段，这种三维集成电路常常需要与波导连接，微带到波导过渡的性能直接影响系统指标。本文设计了一种新的Ka波段LTCC波导微带过渡,具有损耗低,结构简单、对公差不敏感的优点.

摘要： 随着超大规模集成电路的发展及应用需求的不断提高，二维芯片已经不能满足其需求，具有功耗低、传输距离短、传递速率快、低延迟、低噪音，高频性的3D-IC(集成电路)成为了备受关注的焦点。随着3D-IC的垂直堆叠,芯片的功耗密度成倍增加使得芯片的发热量急剧增加,有效的散热成为3D-IC发展的关键技术.对于大功率3D-IC的散热,具有良好散热力的层间液体冷却是一个非常有效的方法.本文用数值模拟的方法研究了散热面积为1cm2带有层间微通道3D-IC内部流体层流流动与换热,对Re数(200～600)范围内通道高为200μm,通道间距为200μm的带有矩形微通道和线性微针肋液体冷却3D-IC的流动与换热进行了分析.结果表明:层间通道的结构对换热性能影响很大,线性微针肋结构的液体冷却3D-IC具有良好的换热效果,在热源的最大温差为14°C热流密度可以达到250w/cm2,其体积热源可达8.3kw/cm3.

摘要： 随着超大规模集成电路的发展及应用需求的不断提高，二维芯片已经不能满足其需求，具有功耗低、传输距离短、传递速率快、低延迟、低噪音，高频性的3D-IC(集成电路)成为了备受关注的焦点。随着3D-IC的垂直堆叠,芯片的功耗密度成倍增加使得芯片的发热量急剧增加,有效的散热成为3D-IC发展的关键技术.对于大功率3D-IC的散热,具有良好散热力的层间液体冷却是一个非常有效的方法.本文用数值模拟的方法研究了散热面积为1cm2带有层间微通道3D-IC内部流体层流流动与换热,对Re数(200～600)范围内通道高为200μm,通道间距为200μm的带有矩形微通道和线性微针肋液体冷却3D-IC的流动与换热进行了分析.结果表明:层间通道的结构对换热性能影响很大,线性微针肋结构的液体冷却3D-IC具有良好的换热效果,在热源的最大温差为14°C热流密度可以达到250w/cm2,其体积热源可达8.3kw/cm3.

摘要： 随着超大规模集成电路的发展及应用需求的不断提高，二维芯片已经不能满足其需求，具有功耗低、传输距离短、传递速率快、低延迟、低噪音，高频性的3D-IC(集成电路)成为了备受关注的焦点。随着3D-IC的垂直堆叠,芯片的功耗密度成倍增加使得芯片的发热量急剧增加,有效的散热成为3D-IC发展的关键技术.对于大功率3D-IC的散热,具有良好散热力的层间液体冷却是一个非常有效的方法.本文用数值模拟的方法研究了散热面积为1cm2带有层间微通道3D-IC内部流体层流流动与换热,对Re数(200～600)范围内通道高为200μm,通道间距为200μm的带有矩形微通道和线性微针肋液体冷却3D-IC的流动与换热进行了分析.结果表明:层间通道的结构对换热性能影响很大,线性微针肋结构的液体冷却3D-IC具有良好的换热效果,在热源的最大温差为14°C热流密度可以达到250w/cm2,其体积热源可达8.3kw/cm3.

摘要： 随着超大规模集成电路的发展及应用需求的不断提高，二维芯片已经不能满足其需求，具有功耗低、传输距离短、传递速率快、低延迟、低噪音，高频性的3D-IC(集成电路)成为了备受关注的焦点。随着3D-IC的垂直堆叠,芯片的功耗密度成倍增加使得芯片的发热量急剧增加,有效的散热成为3D-IC发展的关键技术.对于大功率3D-IC的散热,具有良好散热力的层间液体冷却是一个非常有效的方法.本文用数值模拟的方法研究了散热面积为1cm2带有层间微通道3D-IC内部流体层流流动与换热,对Re数(200～600)范围内通道高为200μm,通道间距为200μm的带有矩形微通道和线性微针肋液体冷却3D-IC的流动与换热进行了分析.结果表明:层间通道的结构对换热性能影响很大,线性微针肋结构的液体冷却3D-IC具有良好的换热效果,在热源的最大温差为14°C热流密度可以达到250w/cm2,其体积热源可达8.3kw/cm3.

摘要： 基于三维集成结构的3D SRAM可以解决当前2D SRAM芯片所遭受到的有效面积(ar-ea efficiency)、和延时等等这些瓶颈问题.本文提供两个模拟器:2D SRCTI和3D SRCTI,分别对由传统集成工艺和由三维集成工艺得到的SRAM进行性能、总面积、有效面积的对比.传统SRAM模拟工具;2D SRCTI,是在HP公司的CACTI的基础上改进得到的,通过调整模型结构使结果与某工艺厂商下的memory compiler所生成的实际版图参数相接近,让二维集成模型更加真实.三维集成SRAM的模拟器3D SRCTI是在3D CACTI的基础上进行了改进,并加入了TSV参数,让三维集成模型更加的具体,对三维结构的设计空间探索更加具体化.量化分析证明了三维集成工艺的优势.同时本设计的一个创新之处是在前人的基础上提出了三维SRAM模拟工具并在设计中添加了TSV的参数,丰富了设计者对三维SRAM结构设计空间的探索.

摘要： 基于三维集成结构的3D SRAM可以解决当前2D SRAM芯片所遭受到的有效面积(ar-ea efficiency)、和延时等等这些瓶颈问题.本文提供两个模拟器:2D SRCTI和3D SRCTI,分别对由传统集成工艺和由三维集成工艺得到的SRAM进行性能、总面积、有效面积的对比.传统SRAM模拟工具;2D SRCTI,是在HP公司的CACTI的基础上改进得到的,通过调整模型结构使结果与某工艺厂商下的memory compiler所生成的实际版图参数相接近,让二维集成模型更加真实.三维集成SRAM的模拟器3D SRCTI是在3D CACTI的基础上进行了改进,并加入了TSV参数,让三维集成模型更加的具体,对三维结构的设计空间探索更加具体化.量化分析证明了三维集成工艺的优势.同时本设计的一个创新之处是在前人的基础上提出了三维SRAM模拟工具并在设计中添加了TSV的参数,丰富了设计者对三维SRAM结构设计空间的探索.

摘要： 本发明涉及一种三维集成电路堆栈集成方法及三维集成电路，属于集成电路制造技术领域。本发明的三维集成电路堆栈集成方法包括：在硅晶圆基体两面上制备形成纳米化镍焊盘层，在镍焊盘层表面进行自纳米化处理形成纳米化镍结构层，在硅晶圆一面的纳米化镍结构层上制备形成锡钎料层，将硅晶圆的两面分别光刻形成纳米化镍/锡微凸点及纳米化镍焊盘，切割得到芯片单元；通过固液互扩散键合在芯片单元与芯片基板或者芯片单元与芯片单元之间形成Ni

摘要： 本发明提供在半导体器件芯片的3D叠层化中，将半导体器件芯片间的焊料凸块等与触点接合的同时、形成导热性高的层间填充层的层间填充材料组合物、涂布液、以及三维集成电路的制造方法。所述三维集成电路用层间填充材料组合物含有树脂(A)及熔剂(B)，所述树脂(A)在120°C的熔融粘度为100Pa·s以下，且相对于树脂(A)每100重量份，熔剂(B)的含量为0.1重量份以上且10重量份以下；或者，其含有树脂(A)、无机填料(C)、以及固化剂(D)和/或熔剂(B)，所述树脂(A)在120°C的熔融粘度为100Pa·s以下、且其导热系数为0.2W/mK以上，所述无机填料(C)的导热系数为2W/mK以上、体积平均粒径为0.1μm以上且5μm以下、且最大体积粒径为10μm以下。

摘要： 作为本发明的一形态的三维集成电路（1）将第一半导体芯片与第二半导体芯片层叠而成；上述第一半导体芯片的全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置、与上述第二半导体芯片的全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同；上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分经由绝缘层与最接近于上述第二半导体芯片的上述接合面的布线层的接地用导电体区域的至少一部分对置。

摘要： 本发明公开了一种三维集成电路结构的制作方法和三维集成电路结构。该方法包括：提供基底；在基底上形成第一芯片介电层，在第一芯片介电层中形成第一芯片凹槽，在第一芯片凹槽中嵌入第一芯片；在第一芯片介电层上形成第一通孔介电层，在第一通孔介电层内形成第一导电通孔和第一导电沟槽；在第一通孔介电层上形成第二芯片介电层，在第二芯片介电层中形成第二芯片凹槽，在第二芯片凹槽中嵌入第二芯片；在第二芯片介电层上形成第二通孔介电层，在第二通孔介电层内形成第二导电通孔、在第二芯片介电层和第二通孔介电层内形成第三导电通孔，在第二通孔介电层内形成第二导电沟槽。该制作方法能够降低三维集成电路结构的制作成本。

摘要： 本发明涉及一种三维集成电路堆栈集成方法及三维集成电路，属于集成电路制造技术领域。本发明的三维集成电路堆栈集成方法包括：在硅晶圆基体两面上制备形成纳米化镍焊盘层，在镍焊盘层表面进行自纳米化处理形成纳米化镍结构层，在硅晶圆一面的纳米化镍结构层上制备形成锡钎料层，将硅晶圆的两面分别光刻形成纳米化镍/锡微凸点及纳米化镍焊盘，切割得到芯片单元；通过固液互扩散键合在芯片单元与芯片基板或者芯片单元与芯片单元之间形成Ni

摘要： 本发明公开了用于测试三维集成电路晶圆的测试方法，其中所述三维集成电路晶圆包括：包括存储器芯片的存储器晶圆；以及非存储器晶圆，所述非存储器晶圆与所述存储器晶圆堆叠在一起并且包括非存储器芯片；所述测试方法包括：测试所述存储器芯片的工作温度以及所述非存储器芯片的工作温度；根据所述非存储器芯片的工作温度与对准所述非存储器芯片的存储器芯片的工作温度之间的温度差，调整对准的存储器芯片的数据刷新频率。本发明还涉及用于测试三维集成电路晶圆的测试装置和使用所述测试方法生成的三维集成电路。

摘要： 本申请公开了一种三维集成电路、三维集成电路对准工艺及设备，该三维集成电路至少包括叠置的两个芯片。上述三维集成电路包括叠置的第一芯片与第二芯片，上述第一芯片具有第一磁性对准标记，第二芯片具有第二磁性对准标记。上述第一磁性对准标记和第二磁性对准标记由磁性材料制备。因此，第一磁性对准标记和第二磁性对准标记在磁场中能够被磁化产生磁场。上述第一磁性对准标记与第二磁性对准标记相对，即在第一芯片靠近第二芯片的表面上的投影，上述第一磁性对准标记的投影与第二磁性对准标记的投影至少部分重叠，具体的，上述投影的方向垂直于上述第一芯片靠近第二芯片的表面上。该方案的对准精度较高，对准方法较为简单。

摘要： 本发明提供了一种三维集成电路切割方法以及三维集成电路结构。根据本发明的三维集成电路切割方法包括：在第一硅片中形成所需的第一半导体器件和位于划片道的第一凹槽；在第一硅片的有器件的一面上生长二氧化硅层；将第一硅片的有器件的一面与第二硅片进行硅硅键合；将键合硅片的上表面和下表面减薄至一定的厚度；在上述键合及减薄后的第二硅片上形成所需的第二半导体器件和位于划片道的第二凹槽；在第三硅片上形成所需的第三半导体器件；将上述第二硅片包含第二半导体器件的一面与第三硅片包含半导体器件的一面进行键合，并形成最终的三维结构。

摘要： 本发明公开了一种三维集成电路结构的制作方法和三维集成电路结构。该方法包括：提供基底；在基底上形成第一芯片介电层，在第一芯片介电层中形成第一芯片凹槽，在第一芯片凹槽中嵌入第一芯片；在第一芯片介电层上形成第一通孔介电层，在第一通孔介电层内形成第一导电通孔和第一导电沟槽；在第一通孔介电层上形成第二芯片介电层，在第二芯片介电层中形成第二芯片凹槽，在第二芯片凹槽中嵌入第二芯片；在第二芯片介电层上形成第二通孔介电层，在第二通孔介电层内形成第二导电通孔、在第二芯片介电层和第二通孔介电层内形成第三导电通孔，在第二通孔介电层内形成第二导电沟槽。该制作方法能够降低三维集成电路结构的制作成本。

摘要： 作为本发明的一形态的三维集成电路（1）将第一半导体芯片与第二半导体芯片层叠而成；上述第一半导体芯片的全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置、与上述第二半导体芯片的全部布线层中的最接近于与其他芯片的接合面的布线层中的电源用导电体区域及接地用导电体区域的配置相同；上述第一半导体芯片的最接近于上述接合面的布线层的电源用导电体区域的至少一部分经由绝缘层与最接近于上述第二半导体芯片的上述接合面的布线层的接地用导电体区域的至少一部分对置。