Cache

摘要： 针对AES算法Cache计时模板攻击时会触发大量的Cache失效,容易被硬件计数器检测出来的问题,基于Flush+Flush攻击模型,提出一种基于欧氏距离的AES算法模板攻击方法,以减少触发Cache失效的次数,使攻击更加隐蔽。使用Flush+Flush攻击模型获取AES算法在内存中映射的位置;利用已知明文攻击不断地触发密码进程,通过该模型建立每一个密钥的模板;利用Flush+Flush攻击模型获取真实情况下的Cache计时信息,通过计算计时信息与每一个密钥模板之间的欧式距离推算密钥。通过实验验证,以OpenSSL库中的AES算法快速实现为攻击对象,攻击模型能准确地获取AES算法密钥,并与Flush+Reload攻击模型相比较,触发的Cache失效次数仅为Flush+Reload攻击模型的17%。

摘要： 忆芯科技宣布其搭载安谋科技Arm CortexA55多核处理器和“星辰”STARMC1处理器的新一代高性能企业级PCIe4.0 SSD主控芯片STAR2000已成功流片。STAR2000是国内首批将CortexA55用作CPU的高性能企业级SSD主控芯片。忆芯科技之所以选择CortexA55,是因为在企业级SSD主控关注的功能特性方面,CortexA55可以为STAR2000提供灵活高效的多核一致性管理机制、出色的指令执行效率、极低的Cache访问延迟以及强大的输入输出能力和运算能力,帮助主控芯片实现更高效的功能与计算调度,以支撑企业级SSD复杂的固件工程。

摘要： Dear editor,As an important part of a cache, static random-access memory(SRAM) has been extensively utilized to satisfy the application requirements in modern embedded processors.It plays an important role in data interaction between the central processing unit and internal memory. Moreover,these data interactions are safety critical requiring highly reliable SRAM. However, owing to complementary metaloxide-semiconductor(CMOS) manufacturing processes entering the nanoscale era, SRAM is increasingly vulnerable to a single event upset(SEU).

摘要： A problem of video streaming of scalable video coding(SVC)is studied in vehicular networks.To improve the performance of the video streaming services and alleviate the pressure on backhaul links,the small cell base stations(SBS)is proposed with caching ability to assist the content delivery.In this paper,it introduced the problem of joint optimization of caching strategy and transmission path in SBS cache cluster.An integer programming problem was formulated to maximize the average quality of experience.In order to obtain the globally optimal solution,the primal problem was first relaxed,then an adaptive algorithm was used based on the joint KKT condition,and the branch definition algorithm was applied.Extensive simulations were performed to demonstrate the efficiency of our proposed caching strategy.

摘要： 随着中国互联网行业的飞速发展,全球移动运营商大多面临网内资源匮乏,网间结算费用高的问题。建设IDC,引入部分CP厂家,建设内容网络和Cache系统都是解决问题的思路。

摘要： 越来越强大的处理能力及逐渐降低的功耗,使得嵌入式微控制器广泛应用于民用飞机领域。以飞思卡尔的MPC 5646C为例分析了微控制器的启动过程,并以此为线索分析了整个过程中机载软件适航审查应关注的要点,从而使审查人员能更快速的定位软件审查过程中对硬件本身及对软硬件联合作用部分的要求,提高审查效率。

摘要： 越来越强大的处理能力及逐渐降低的功耗,使得嵌入式微控制器广泛应用于民用飞机领域.以飞思卡尔的MPC 5646C为例分析了微控制器的启动过程,并以此为线索分析了整个过程中机载软件适航审查应关注的要点,从而使审查人员能更快速的定位软件审查过程中对硬件本身及对软硬件联合作用部分的要求,提高审查效率.

摘要： Cache技术是提高嵌入式微处理器性能的关键技术.本文给出了一种适用于32位嵌入式微处理器的cache系统设计,针对影响性能的关键因素,提出了指令缓冲,缩短数据cache访问延迟,简化写缓冲的设计等方法,并对这些方法带来的效果进行了理论分析和模拟测试.结果表明这些方法是有效的.

摘要： 随着指令级并行的发展,多发射处理器对数据cache的端口数目提出了更高的要求,cache的功耗问题日渐突出.分析了多发射处理器中数据cache的访问特性,提出一种低功耗的多端口数据cache设计方案:DTD.DTD利用多体交叉技术实现数据阵列,利用源复制技术实现标记阵列,通过冲突检测和优先判别来保证执行的正确性.模拟实验表明,用DTD设计的4端口cache比传统的理想多端口cache节约50﹪的功耗,而性能损失可以忽略不计.

摘要： 通用处理器一般采用多层存储结构,2级cache相对于1级cache,容量大、访问速度稍慢.在2级cache具有大存储容量的情况下如何提高访问速度、降低失效率对系统性能有很大影响.在多处理器环境中,如1级cache采用写直达策略,绝大多数cache一致性的维护将由2级cache来做.介绍了一种支持监听一致性的2级cache的设计,并讨论了它的优化手段,最后给出了设计结论及功能指标.

摘要： Web网络系统的应用中,基于角色的权限验证机制已经不能满足用户对操作范围控制的需求。本文中的基于角色的权限范围验证机制是在角色权限验证的基础上改进而来的,彻底地实现了对操作范围的控制,大大增加了系统的安全性。本系统是采用基于MVC设计模式的Struts框架实现的。为克服验证复杂带来的处理时间较长的问题,本系统还引入Cache缓存机制。

摘要： Web网络系统的应用中,基于角色的权限验证机制已经不能满足用户对操作范围控制的需求。本文中的基于角色的权限范围验证机制是在角色权限验证的基础上改进而来的,彻底地实现了对操作范围的控制,大大增加了系统的安全性。本系统是采用基于MVC设计模式的Struts框架实现的。为克服验证复杂带来的处理时间较长的问题,本系统还引入Cache缓存机制。

摘要： Web网络系统的应用中,基于角色的权限验证机制已经不能满足用户对操作范围控制的需求。本文中的基于角色的权限范围验证机制是在角色权限验证的基础上改进而来的,彻底地实现了对操作范围的控制,大大增加了系统的安全性。本系统是采用基于MVC设计模式的Struts框架实现的。为克服验证复杂带来的处理时间较长的问题,本系统还引入Cache缓存机制。

摘要： Web网络系统的应用中,基于角色的权限验证机制已经不能满足用户对操作范围控制的需求。本文中的基于角色的权限范围验证机制是在角色权限验证的基础上改进而来的,彻底地实现了对操作范围的控制,大大增加了系统的安全性。本系统是采用基于MVC设计模式的Struts框架实现的。为克服验证复杂带来的处理时间较长的问题,本系统还引入Cache缓存机制。

摘要： 本文研究了MPC8260 Cache的软硬件设计技术,并对MPC8260的Cache性能进行测试。结果表明,在MPC8260应用中L1 Cache的使用可以提高系统性能一个数量级以上,而L2 Cache的使用可以提高系统性能40％左右。

摘要： 本文研究了MPC8260 Cache的软硬件设计技术,并对MPC8260的Cache性能进行测试。结果表明,在MPC8260应用中L1 Cache的使用可以提高系统性能一个数量级以上,而L2 Cache的使用可以提高系统性能40％左右。

摘要： 本文研究了MPC8260 Cache的软硬件设计技术,并对MPC8260的Cache性能进行测试。结果表明,在MPC8260应用中L1 Cache的使用可以提高系统性能一个数量级以上,而L2 Cache的使用可以提高系统性能40％左右。

摘要： 本发明公开了一种Cache数据处理方法以及Cache，该缓存数据处理方法包括：Cache接收所述CPU发送的所述Main memory的地址信息，其中，所述Main memory的地址包括Main memory Tag字段、Cache set index字段；所述Cache根据所述Main memory Tag字段查找Lookup table从而获取映射偏移值；所述Cache将该映射偏移值和所述Cache set index字段的值进行相加从而得到所述Cache的line地址；所述Cache读取所述line地址中所存储的Cache memory Tag，并将所述Main memory Tag字段与所述Cache memory Tag进行比较，若两者一致，则所述Cache向所述CPU输出在该line地址中所存储的数据。该Cache数据处理方法以及Cache可以有效避免基于Cache访问时间的侧信道攻击，而且硬件实现简单、对CPU运行效率不会有太大影响。

摘要： 本发明涉及一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置，该堆叠式Cache系统集成于多层键合晶圆，并包括高速缓冲存储器、Cache控制器及SEDRAM控制器；多层键合晶圆包括存储晶圆结构和处理器晶圆结构；SEDRAM单元集成于存储晶圆结构中的每一层存储晶圆中，并用作高速缓冲存储器的存储空间；处理器晶圆结构集成有CPU、Cache控制器、SEDRAM控制器及内存控制器。上述Cache系统采用集成于存储晶圆结构每一层存储晶圆的SEDRAM单元作为高速缓冲存储器的存储空间，可以极大地提高高速缓冲存储器的容量和带宽，提高高速缓冲存储器的命中率，加快热点数据的读取速度，提升CPU内部读取数据的命中率，同时还可以节省处理器芯片的存储资源。

摘要： 本发明实施例公开了一种高速缓存存储器系统，该高速缓存存储器系统包括多个上一级缓存和本级缓存，每个上一级缓存包括多个缓存行，该本级缓存包括独占型标签随机接入存储器和包容型标签随机接入存储器，其中，该独占型标签随机接入存储器用于优先存储每个上一级缓存中状态为修改独占的缓存行的索引地址，该包容型标签随机接入存储器用于存储每个上一级缓存中状态为独占、共享或修改共享的缓存行的索引地址，该高速缓存存储器系统一方面降低高速缓存存储器系统中存储缓存行的数据所需的容量，另一方面提高在高速缓存存储器系统中获取缓存行的数据的命中率，减少到主存中读取数据所造成的时延，提高了高速缓存存储器系统的性能。

摘要： 本发明涉及一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置，该堆叠式Cache系统集成于多层键合晶圆，并包括高速缓冲存储器、Cache控制器及SEDRAM控制器；多层键合晶圆包括存储晶圆结构和处理器晶圆结构；SEDRAM单元集成于存储晶圆结构中的每一层存储晶圆中，并用作高速缓冲存储器的存储空间；处理器晶圆结构集成有CPU、Cache控制器、SEDRAM控制器及内存控制器。上述Cache系统采用集成于存储晶圆结构每一层存储晶圆的SEDRAM单元作为高速缓冲存储器的存储空间，可以极大地提高高速缓冲存储器的容量和带宽，提高高速缓冲存储器的命中率，加快热点数据的读取速度，提升CPU内部读取数据的命中率，同时还可以节省处理器芯片的存储资源。

摘要： 本发明公开了一种Cache数据处理方法以及Cache，该缓存数据处理方法包括：Cache接收所述CPU发送的所述Main memory的地址信息，其中，所述Main memory的地址包括Main memory Tag字段、Cache set index字段；所述Cache根据所述Main memory Tag字段查找Lookup table从而获取映射偏移值；所述Cache将该映射偏移值和所述Cache set index字段的值进行相加从而得到所述Cache的line地址；所述Cache读取所述line地址中所存储的Cache memory Tag，并将所述Main memory Tag字段与所述Cache memory Tag进行比较，若两者一致，则所述Cache向所述CPU输出在该line地址中所存储的数据。该Cache数据处理方法以及Cache可以有效避免基于Cache访问时间的侧信道攻击，而且硬件实现简单、对CPU运行效率不会有太大影响。

摘要： 本发明实施例公开了一种高速缓存存储器系统，该高速缓存存储器系统包括多个上一级缓存和本级缓存，每个上一级缓存包括多个缓存行，该本级缓存包括独占型标签随机接入存储器和包容型标签随机接入存储器，其中，该独占型标签随机接入存储器用于优先存储每个上一级缓存中状态为修改独占的缓存行的索引地址，该包容型标签随机接入存储器用于存储每个上一级缓存中状态为独占、共享或修改共享的缓存行的索引地址，该高速缓存存储器系统一方面降低高速缓存存储器系统中存储缓存行的数据所需的容量，另一方面提高在高速缓存存储器系统中获取缓存行的数据的命中率，减少到主存中读取数据所造成的时延，提高了高速缓存存储器系统的性能。

摘要： 本发明实施例公开了一种cache中数据写入和读取方法、cache控制器。本发明实施例方法包括：接收处理器发送的数据写入请求和待写入数据，数据写入请求中包含高速缓存块的地址；读取用于缓存待写入数据的高速缓存块中的第一数据；根据高速缓存块的地址将待写入数据替换第一数据中的部分或者全部数据，得到第二数据；检测第二数据是否为零；若第二数据为零，则将用于缓存待写入数据的高速缓存块的零数据标识位设置为真，以完成数据写入，能够有效的避免将第二数据写入所带来的功耗及所消耗的时间。

摘要： 本发明实施例提供一种本发明实施例提供的高速缓冲存储器cache中cache块的替换处理方法和装置，通过为除了L1 cache之外的cache中各cacheline增加一个标志位来指示其内的数据是否存在于上级cache中，尽可能减少上级cache中含有的cache line在本级cache被替换出去的情况，进而减少了上级cache的cache line被替换造成的开销；而且还能够提高cache的命中率，减少存储器访问时延。

摘要： 本发明涉及芯片技术领域，公开一种cache映射架构动态调整方法及cache控制器。cache映射架构动态调整方法包括：配置cache架构参数，cache架构参数用于动态配置cache控制器，cache控制器包括用于存储内存数据的cache存储模组；发送cache架构参数至cache控制器，以使cache控制器根据cache架构参数，动态调整cache存储模组对内存的映射架构。因此，本实施例能够相对地节约芯片设计面积，并且能够根据不同应用场景动态调整不同映射架构，从而满足不同应用需求。

摘要： 本发明实施例公开了一种高速缓冲存储器cache中的cache块的替换方法和装置，涉及数据存储技术领域，用以在减少因访问远程内存而导致的访问延迟的同时，有效保证cache的利用率。本发明实施例提供的方法应用于节点，该节点中设置有cache；该方法包括：将cache中存储有远程页面数据的cache块归为第一分类，存储有本地页面数据的cache块归为第二分类；其中，第一分类对应的年龄增长速率小于第二分类对应的年龄增长速率；在每次访问的过程中，按照所属的分类对应的年龄增长速率，更新cache中的每个cache块的年龄，并在满足替换条件时，将年龄最大的一个cache块中存储的数据替换出去。