延迟锁定环

摘要： 以提高延迟锁定环(Delay Locked Loop,DLL)输出系统时钟的灵活性为目标,提出了一种应用于高速DLL的可配置全差分等占空比整数半整数分频器.基于周期插入的思想,采用差分时钟信号周期插入及脉冲展宽的方法,设计了一种互锁的差分电路结构.相比于传统方法,具有工作频率高、抗干扰性好、可实现等占空比等优点.基于GF 28 nm标准CMOS工艺,采用全定制设计方法实现.仿真结果表明,在1.0 V标准电源电压下,其最高工作时钟频率可达到1.2 GHz,可实现1.5至16共22种分频比,版图面积为(21×38)μm2,整体模块功耗仅为0.776 mW.

摘要： 双向单程体制星间通信测距接收机中,基带负责通信测量的现场可编程门阵列(FPGA)工作时钟通常与外部时频单元送给接收机的10.23 MHz时钟是异步关系,这样会导致FPGA内部产生的测距时刻与10.23 MHz产生的测距时刻(即秒脉冲上升沿时刻)不完全同步,为了以时频单元输入的测距时刻为基准,需要对FPGA内部产生的测距时刻与时频单元产生的测距时刻进行同步处理.文章提出一种采用伪码锁相跟踪测量的测距修正方法,用FPGA的工作时钟去采样跟踪时频单元10.23 MHz时钟,最终输出测距时刻脉冲和相位差,其中测距时刻脉冲用于采样测距信号,而相位差则转换为时间差用于对测距结果进行修正.经理论分析、仿真及FPGA验证,结果表明:此方法可以实现两个异步时钟测距时刻的高精度同步,测量精度高可达皮秒量级,且实现简单,占用FPGA资源较少.

摘要： 全数字控制实现的延迟锁定环DLL(Delay Locked-loop)电路,具有易于工艺集成、电路实现简单、无累积相位差、对温度和电源噪声不敏感等优点.基于SRAM配置,设计并实现可编程的内嵌于FPGA的DLL.通过剖析电路结构,对延迟单元、移相器、鉴相器、可编程控制器、输出占空比调整等单元模块进行分析和设计,使电路具有可编程移相、分频和倍频等功能.在0.22μm CMOS工艺模型下,工作频率可达300MHz.所设计的DLL是一款多功能可编程通用DLL,其功能涵盖了DLL的所有应用模式,适于嵌入FPGA芯片中,通过对其编程,可满足不同的FPGA用户对DLL的不同功能需求.

摘要： This paper proposed a novel phase detector structure that prevent the effect of metastabili-ty,and using a inverted delay line structure to reduce its area.The structure was implemented in SMIC 6 5 nm low leakage tech node inside an all digital DDR PHY which can work in frequency from 100~400 MHz.The total area is 4 298 μm2and the DLL has a area of 2 350 μm2,chip testing results shows the IP works as expected.And since its all digital,the design also has good transplantability.%提出一种新型全数字鉴相器结构.该结构消除了亚稳态影,并通过采用特殊的延迟链结构,大大减少了模块的面积.将此结构应用于一款65 nm low leakage 工艺下工作频率在100 ~400 MHz的全数字DDR接口模块,总面积4298 μm2,DLL面积2350 μm2.芯片的测试结果验证了设计的准确性,与传统的结构相比本模块面积较小,且由于其全数字电路的特点具有较好的可移植性.

摘要： 穿墙雷达成像中,墙体反射波等杂波严重影响成像效果.针对现有子空间技术等方法在去杂波同时会对目标信息造成消减这一问题,本文采用M序列雷达,提出一种多级延迟锁定环路技术.该方法对墙体反射波、直达波等强杂波时延分别进行准确估计,重建干扰杂波信号并从入射信号中消减,实现对杂波干扰的有效抑制,可以广泛的应用于执法、救援及反恐等各领域.结果表明,与平均消去、子空间杂波抑制技术对比,在不同噪声环境下,本方法均能够有效的抑制干扰,图像改善因子分别提高了1～6dB,目标成像效果得到大幅度改善.

摘要： 本文设计了一款适用于高速多通道模数转换器的串行输出接口,包括扰码、并串转换、DLL与CML等模块,实现了3∶1并转串输出.相比于传统串行扰码发生器的结构,本文提出了一种新的并行扰码发生器设计方法,能缩短关键路径的延时.同时,文中还对串行输出接口进行了设计优化,降低了温度、电压波动带来的影响,面积、功耗等性能均有提升.串行输出接口采用65nm CMOS工艺设计,数字模块电路(扰码发生器、并串转换电路、DLL)的版图面积为72μm×97μm,CML输出电路的版图面积为85μm×53μm.版图后仿真显示单通道总功耗11.5mW,在不同输入相位下均能实现并行1.33Gb/s×3bits到串行4Gb/s×1bit的并串转换,满足模数转换器对输出接口的要求.

摘要： 采用Taylor级数展开的方式表征群时延特征,建立了群时延对扩频测距系统测距精度影响的评估模型,推导了测距精度评估参数的数学表达式.利用计算仿真分析了群时延对码跟踪环路输出的相关函数、相关损失、S曲线的影响,为高精度测距系统提供了一种有效的评估手段.%Using Taylor series to express the property of group delay firstly, we set up an evolution model of influence of group delay on the measurement accuracy of spread spectrum ranging system and derived the mathematical expression of the evolution parameters.The influence of group delay on correlation function, related loss and S curve of DLL were analyzed.This paper provides an effective evolution of high precision ranging system.

摘要： 脉冲超宽带测控新体制可有效提高测控系统的安全性能,且具有潜在的高精度测距能力.为了实现其高精度测距功能,提出了一种基于延迟锁定环路的脉冲超宽带测控信号时延精密跟踪方法.该方法在传统伪码跟踪环的基础上进行改进,利用基于非相干积分的非线性反馈环路对接收信号的脉冲相位进行精密跟踪.理论分析和仿真结果表明,该延迟锁定环路可以完成对脉冲超宽带测控信号的时延精密跟踪.与直扩测控信号相比,在相同条件下,脉冲超宽带测控信号的时延跟踪相对误差更大,但由于脉冲宽度很窄,在一定载噪比条件下,其测量精度仍可达厘米量级甚至更高.%The new impulse radio ultra-wideband(IR-UWB) tracking,telemetry and command (TT&C) system can effectively improve the security performance of the TIT&C system,and has a potential high-precision range measuring capability.In order to realize the high-precision range measuring function,a precision timing tracking method based on delay-locked loop for IR-UWB TT&C signal is proposed.This method is improved on the basis of the traditional pseudo-code tracking loop and uses a non-linear feedback loop based on non-coherent integration to track the pulse phase of the received signal.Theoretical analysis and simulation results show that the delay-locked loop in this paper can complete the precision tracking of the IR-UWB TT&C signal.Compared with the direct sequence spread spectrum(DSSS) TIT&C signal,the relative timing tracking error of IR-UWB TT&C signal is larger under the same conditions,but because of the quite narrow pulse width,its measuring precision can still reach centimeter level and even higher under certain carrier-to-noise ratio.

摘要： Anti-multipath performance is a very important performance index in new system navigation signals evaluation.Given that the current situation of the lack of uniform accessment of anti-multipath performance of COMPASS B2,this paper derives a formula about multipath error envelope of navigation signal based on Non-coherently early-minus-late power delay lock loop.Then we studies the multipath average performance and influence factors of multipath error.The result shows that ACED signals have a greater advantage when it is regarded as a system signal of COMPASS ,while narrow correlator and wider signal bandwidth can improve multipath performance obviously.%抗多径性能是导航新体制信号评估的一个重要性能指标.针对当前北斗B2频点信号抗多径性能缺少统一评估的现状,文章基于非相干超前减滞后功率法延迟锁定环推导了导航信号的多径误差包络,并对多径误差的平均性能和影响因素进行了仿真研究.研究结果表明,在抗多径性能方面,ACED信号作为北斗体制信号具备更大的优势;窄相关器和更大的信号带宽可以明显的改善导航信号的抗多径性能.

摘要： 针对GNSS码跟踪环高精度鉴相需求,提出了一种最大值约束的广义延拓逼近码鉴相算法,利用5个相关臂的相关结果建立广义延拓逼近模型,拟合得到相关值分布函数,进而得到码相位差.同时利用相关结果最大的相关节点对拟合的相关值分布函数进行约束,进一步提高了码相位差的估计精度和适应性.将新算法与常用的归一化超前减滞后包络鉴相算法从鉴相线性范围、牵引范围和鉴相误差三方面进行了对比.蒙特卡罗仿真和在GPS软件接收机上对实际GPS信号采样数据进行测试的结果表明,结合最大值约束的广义延拓逼近鉴相误差性能大大优于传统的归一化超前减滞后包络鉴相,可以有效地提升码鉴相器的鉴相精度.%A new code discriminator algorithm of maximum constrained generalized extended approximation(GEA) is proposed to meet the requirment of high precision phase discriminator for GNSS code tracking loop.The GEA model is developed based on correlation results of five correlators.Correlation value distribution function and then code phase difference are obtained by fitting the five correlation nodes.Mean while the maximum of correlation nodes is used to constrain the fitting, which can further improve the precesion and adaptability of code phase difference estimation.The new algorithm is compared with the common normalized early-minus-late envelope(NEMLE) discriminator from three aspects: linear range, pull-in range and phase discriminator error.Results of Monte Carlo simulation and tests of actual GPS sampling data on GPS software receiver platform show that the error performance of the GEA method combined with the maximum correlation node constraint which can effectively improve the precesion of code phase discriminator is greatly superior to that of the NEMLE discriminator.

摘要： 在卫星定位系统接收机中，延迟锁定环(Delay-Locked Loop，DLL‘)被用来进行码相位跟踪。本文提出了一种多相关支路混合间距(Multi-corrclator withHybrid Spacing，MCHS)延迟锁定环的新型码跟踪环结构，并基于该结构提出了两种码跟踪算法：窄相关扩展延迟锁定环(Narrow correlatorExtended DLL，NcExtDLL)和窄相关选择延迟锁定环(Narrowcorrelator Selected DLL,NcSelDLL)。MCHS融合了多相关支路技术和窄相关技术，解决了现有DLL设计不能兼顾跟踪精度和牵引范围的问题，提高了环路的稳健性和伪码跟踪精度，改善了用户的定位精度。文章对MCHS的牵引范围和跟踪精度进行了理论分析，并使用仿真数据和真实GPS数据进行了验证，结果表明MCHS有效扩展了牵引范围，且具有更高的跟踪精度和定位精度。

摘要： 本文介绍了一种全数字控制实现的延迟锁定环DLL电路,该电路具有实现简单,无累积相位差,对工艺和噪声不敏感等一系列优点。DLL可以提供零传输时延时钟并且提供高级的时钟域控制.使用DLL可以用来实现多种电路并简化系统级设计.文中分析了DLL的结构及其工作原理,并给出了一种用于调整输出信号占空比以及信号倍频的电路。

摘要： 介绍了利用数字化延迟锁定环(DLL)解决高动态高码率扩频接收机伪码的精跟踪问题,详细分析了数字化延迟锁定环的实现,以及如何通过软件编程实现参数调整,提高跟踪精度.最后给出了环路参数计算方法和计算机仿真实验结果.

摘要： 该文针对GPS相干接收机中最佳延迟锁定环的性能界限进行计算,得出了在白高斯热噪声中延迟锁定环分别采用C/A码和P码时延迟估计的均方根误差.结论表明C/A码信号接收机的性能与P码信号接收机性能相比相差不大.

摘要： 在Galileo系统建设和GPS现代化的进程中,为实现与BPSK(Bi-phase Shift Keying)的频谱分离,采用了BOC(Binary Offset Carrier)调制.BOC调制在码跟踪精度、多径抑制等方面比BPSK调制具有更好的性能,但其自相关函数的多相关峰特性使得在测距中可能产生偏差,因此,消除相关峰的模糊度是BOC信号接收中非常关键的问题.介绍了一种基于QBOC码的BOC信号码跟踪环路("BOC+QBOC-BOC"),并推导出该环路码跟踪性能的解析表达式,最后的仿真结果验证了理论推导的正确性,可为BOC信号接收机的设计提供参考.

摘要： 在Galileo系统建设和GPS现代化的进程中,为实现与BPSK(Bi-phase Shift Keying)的频谱分离,采用了BOC(Binary Offset Carrier)调制.BOC调制在码跟踪精度、多径抑制等方面比BPSK调制具有更好的性能,但其自相关函数的多相关峰特性使得在测距中可能产生偏差,因此,消除相关峰的模糊度是BOC信号接收中非常关键的问题.介绍了一种基于QBOC码的BOC信号码跟踪环路("BOC+QBOC-BOC"),并推导出该环路码跟踪性能的解析表达式,最后的仿真结果验证了理论推导的正确性,可为BOC信号接收机的设计提供参考.

摘要： 在Galileo系统建设和GPS现代化的进程中,为实现与BPSK(Bi-phase Shift Keying)的频谱分离,采用了BOC(Binary Offset Carrier)调制.BOC调制在码跟踪精度、多径抑制等方面比BPSK调制具有更好的性能,但其自相关函数的多相关峰特性使得在测距中可能产生偏差,因此,消除相关峰的模糊度是BOC信号接收中非常关键的问题.介绍了一种基于QBOC码的BOC信号码跟踪环路("BOC+QBOC-BOC"),并推导出该环路码跟踪性能的解析表达式,最后的仿真结果验证了理论推导的正确性,可为BOC信号接收机的设计提供参考.

摘要： 在Galileo系统建设和GPS现代化的进程中,为实现与BPSK(Bi-phase Shift Keying)的频谱分离,采用了BOC(Binary Offset Carrier)调制.BOC调制在码跟踪精度、多径抑制等方面比BPSK调制具有更好的性能,但其自相关函数的多相关峰特性使得在测距中可能产生偏差,因此,消除相关峰的模糊度是BOC信号接收中非常关键的问题.介绍了一种基于QBOC码的BOC信号码跟踪环路("BOC+QBOC-BOC"),并推导出该环路码跟踪性能的解析表达式,最后的仿真结果验证了理论推导的正确性,可为BOC信号接收机的设计提供参考.

摘要： 在Galileo系统建设和GPS现代化的进程中,为实现与BPSK(Bi-phase Shift Keying)的频谱分离,采用了BOC(Binary Offset Carrier)调制.BOC调制在码跟踪精度、多径抑制等方面比BPSK调制具有更好的性能,但其自相关函数的多相关峰特性使得在测距中可能产生偏差,因此,消除相关峰的模糊度是BOC信号接收中非常关键的问题.介绍了一种基于QBOC码的BOC信号码跟踪环路("BOC+QBOC-BOC"),并推导出该环路码跟踪性能的解析表达式,最后的仿真结果验证了理论推导的正确性,可为BOC信号接收机的设计提供参考.

摘要： 在Galileo系统建设和GPS现代化的进程中,为实现与BPSK(Bi-phase Shift Keying)的频谱分离,采用了BOC(Binary Offset Carrier)调制.BOC调制在码跟踪精度、多径抑制等方面比BPSK调制具有更好的性能,但其自相关函数的多相关峰特性使得在测距中可能产生偏差,因此,消除相关峰的模糊度是BOC信号接收中非常关键的问题.介绍了一种基于QBOC码的BOC信号码跟踪环路("BOC+QBOC-BOC"),并推导出该环路码跟踪性能的解析表达式,最后的仿真结果验证了理论推导的正确性,可为BOC信号接收机的设计提供参考.

摘要： 提供一种延迟锁相环(DLL)电路设备和DLL锁定方法。与DLL锁定状态相应的控制信号电压值被存储，并且当控制信号电压值发生改变或时钟信号的相位不同时，DLL未锁定状态被检测出。当DLL未锁定状态发生时，使用存储的控制信号电压值再次锁定DLL。因此，可从DLL锁定状态快速检测出DLL未锁定，并实现DLL的快速锁定。

摘要： 提供一种延迟锁相环(DLL)电路设备和DLL锁定方法。与DLL锁定状态相应的控制信号电压值被存储，并且当控制信号电压值发生改变或时钟信号的相位不同时，DLL未锁定状态被检测出。当DLL未锁定状态发生时，使用存储的控制信号电压值再次锁定DLL。因此，可从DLL锁定状态快速检测出DLL未锁定，并实现DLL的快速锁定。

摘要： 本申请提供了一种延迟锁相环及其延迟线锁定方法、装置、介质及系统，方法包括：获取包括延迟锁相环的系统的条件参数和预先存储的锁定值；在预先存储的锁定值中确定条件参数对应的初始锁定值；以及响应于根据初始锁定值确定出延迟锁相环的延迟线满足锁定条件，对当前的延迟线进行锁定。通过预先存储多个延迟线的锁定值，并结合系统的条件参数选择适合系统的锁定值开始调整延迟线，使得初始锁定值尽可能地接近系统最终的锁定值，大大减少延迟线的调整次数，从而减少延迟线的锁定时间，进而减少系统运行时时钟信号不同步的时间，尽可能地减小对系统运行的影响。

摘要： 一种延迟锁定环，包括：第一延迟单元，被配置为通过将输入时钟延迟一个延迟来输出输出时钟；复制延迟单元，被配置为通过将输出时钟延迟等于所述延迟锁定环的第一操作频率的第一延迟量与所述延迟锁定环的第二操作频率的附加延迟量之和的延迟来输出反馈时钟，其中，第二操作频率低于第一操作频率；以及延迟量控制单元，被配置为通过将输入时钟的相位与反馈时钟的相位进行比较来控制第一延迟单元的延迟。

摘要： 一种延迟锁定环(DLL)的锁定检测器，包括锁定检测单元和偏置单元。锁定检测单元根据从外部源接收的参考电流和从外部压控延迟线(VCDL)接收的多个延迟信号来生成充电控制信号、根据该充电控制信号来控制充电电流、并根据随该充电电流变化的电压来检测该DLL的锁定状态。偏置单元提供偏置电压，以控制充电电流的量。因此，该锁定检测器可以稳定地检测DLL的锁定状态。

摘要： 延迟锁定环(DLL)电路的延迟电路包括：分相器，配置为拆分参考时钟信号的相位，以输出具有180度的相位差的第一参考时钟信号和第二参考时钟信号；逻辑门，配置为延迟第二参考时钟信号，以输出延迟的参考时钟信号；和延迟线电路，包括级联的多个延迟单元，延迟线电路配置为基于控制码集延迟第一参考时钟信号和延迟的参考时钟信号，和输出具有与多个延迟单元中包括的一个逻辑门的延迟对应的延迟量的第一延迟的时钟信号和第二延迟的时钟信号。

摘要： 一种延迟锁定环，包括：第一延迟单元，被配置为通过将输入时钟延迟一个延迟来输出输出时钟；复制延迟单元，被配置为通过将输出时钟延迟等于所述延迟锁定环的第一操作频率的第一延迟量与所述延迟锁定环的第二操作频率的附加延迟量之和的延迟来输出反馈时钟，其中，第二操作频率低于第一操作频率；以及延迟量控制单元，被配置为通过将输入时钟的相位与反馈时钟的相位进行比较来控制第一延迟单元的延迟。

摘要： 本发明提供一种延迟锁定环及延迟锁定方法，包括：基于主延迟控制字延迟参考时钟信号的模拟主延迟线；鉴定参考时钟信号延迟前后相位差的数字鉴相模块；基于相位差调整主延迟控制字，将延迟一个周期对应的主延迟控制字赋值给设定延迟控制字的数字主控制模块；将设定比例的设定延迟控制字作为从延迟控制字的数字从控制模块；基于从延迟控制字控制输入时钟信号延迟的模拟从延迟线。基于相位锁定环路控制参考时钟信号延迟一个周期；将对应主延迟控制字赋值给设定延迟控制字，并乘以设定比例后调整输入时钟信号的延迟。本发明采用数字鉴相器和数字控制器，可靠性较高，环路更为稳定；采用模拟延迟线，可实现延迟的可调，简化电路调试难度。

摘要： 这里描述的是一种给出改进的延迟锁定环的方法和装置。在利用正交码书的码分多址(CDMA)系统中,由于信号中存在的其它码书的正交程度的原因,在“超前”和“延后”位置测量到的能量值在定时从“恰好”位置移动到这些位置时分别增加和降低。对“超前”和“延后”信号以“缺失码”进行去扩展,可以给出改进的环路,其中的缺失码是从码分多址系统的正交码书组中获得的,并且永远不会被发送。

摘要： 一种延迟锁定环(DLL)的锁定检测器，包括锁定检测单元和偏置单元。锁定检测单元根据从外部源接收的参考电流和从外部压控延迟线(VCDL)接收的多个延迟信号来生成充电控制信号、根据该充电控制信号来控制充电电流、并根据随该充电电流变化的电压来检测该DLL的锁定状态。偏置单元提供偏置电压，以控制充电电流的量。因此，该锁定检测器可以稳定地检测DLL的锁定状态。