Xeon处理器

摘要： 2017年7月，英特尔正式发布了全新至强可扩展系列处理器家族，英文名称为Xeon Scalable Processor。全新处理器带来了大量新技术和更强扩展能力、更多核心，同时将Xeon处理器的命名规则更改为至强铂金处理器、至强金牌处理器、至强银牌处理器和至强铜牌处理器。英特尔至强处理器面向的用户是企业级用户以及云计算、关键业务和大规模科学计算等领域的用户。新的至强可扩展处理器仍旧是基于英特尔的14nm制程，内部核心布局更新到了最新的Mesh架构。那么，这一代至强为何要命名为“可扩展处理器”？它又有哪些不容错过的技术亮点呢？

摘要： 英特尔推出首款采用SoC设计的XeonD系列处理器，锁定微型伺服器、网路、储存，及物联网等市场。 新款XeonD系列处理器采用14nm工艺，是英特尔首款SoC设计的Xeon处理器，同时也是英特尔所推出的第三代64位元SoC系统单芯片产品。

摘要： Appie今日宣布全新MacPro将开始发售。全新M8CPro从内到外经过彻底重构，配备新一代Intel Xeon处理器、工作站级双图形处理器、基于PCIe的闪存和超快的ECC内存。

摘要： 近日赛灵思公司（Xitinx）在Intel开发者论坛（IDF）上首次展示如何通过QuickPath Interconnect（QPI）协议将现场可编程门阵列（FPGA）与Intel Sandy Bridge Xeon处理器相连。赛灵思的QPI解决方案使开发人员能够在赛灵思All Programmable FPGA与Intel Xeon处理器之间建立一卟低时延、高性能的链路。

摘要： 研祥EIS-2202是一款基于IntelIA架构，配合全新一代32nm制程工艺四核／六核Xeon处理器的2U19寸标准上架型工业服务器，机箱是采用优质的金属钢板外壳，整机系统结构具有良好通风散热性能。

摘要： 日前，苹果正式发布了OSX系统的第八个版本：OSX 10．7Lion（狮子系统），这个新版本为用户带来了大约250项新功能，其中很多都是从iOS里移植过来。升级到Lion要求已经安装有最新版本的SnawLeopard（v10．6．8），硬件上要求：Core2Duo、Corei3／5/7或者Xeon处理器，不再支持老的PowerPCMac或是其他处理器的Mac；内存至少需要2GB。

摘要： 凌华科技发布AdvancedTCA高端电信运算架构刀片服务器aTCA-6150，采用32纳米制程双六核英特尔Xeon处理器L5638与英特尔5520芯片组，在单处理器中整合6核并支持超线程技术，使6核可模拟成12核，最高可同时支持24个线程，并有效降低功耗，显着提升每瓦效能。对于高性能或高速运算传输的网通应用，伺服务器等级的aTCA-6150是最佳解决方案。

摘要： 2010年3月16日，凌华科技发布AdvancedTCA高端电信运算架构ATCA刀片服务器aTCA-6150，采用32nm制程双六核英特尔Xeon处理器L5638与英特尔5520芯片组，在单处理器中整合六核并支持超线程技术，使六核可模拟成12核，最高可同时支持24个线程，并有效降低功耗，显著提升每瓦效能。aTCA-6150支持6个DDR3—1066VLPRDIMM内存插槽，最高容量达48GB，并可选配PICMG标准规范AdvancedMC（AMC）卡扩展槽。

摘要： 2010年2月15日，2010年全球移动通信大会期间，控创发布Advanced T-CA、Communication Rack Mount Server（CRMS）和服务器主板产品系列将采用全新的IntelXeon服务器处理器，预计于今年晚些时候推出。作为Intel于去年推出的IntelXeon 5500 45nm四核处理器的变革产品，下一代Intel Xeon处理器提供了许多新的设计优点，涵盖了提高能源效率、内存和安全功能。

摘要： 2010年3月17日，本刊讯，神达计算机旗下的服务器通路领导品牌TYAN今宣布内建Intel5520／5500芯片组的25款服务器、工作站平台均支持32纳米制程的六核Intel Xeon处理器5600系列（代号Westmere—EP）。3月14至17日在美国拉斯韦加斯的举办的英特尔通路高峰会（ISSNAMO）与3月29日TYAN－英特尔合办的中国研讨会场，

摘要： 本发明公开了一种利用Xeon Phi协处理器提升布隆滤波器处理性能的系统及方法，包括：性能采样模块、任务调度模块、通信模块和任务处理模块。性能采样模块用于获取宿主端和协处理器端的处理能力，决定两端分配的任务比例；任务调度模块控制宿主端和协处理器端之间整体的任务调度；通信模块管理宿主端和协处理器端的通讯；任务处理模块负责任务的查询与计算。系统将每个任务分配给相应的线程，每个线程在一个私有的子向量进行处理，并将单个任务的串行Hash运算转化为多个任务的并行Hash运算。方法的流程按照任务调度‑通讯‑任务处理的流水线方式并行执行，高效的任务调度消除了任务处理阶段中的同步开销，同时高效的并行机制提高了任务处理的吞吐量。

摘要： 本发明公开了一种使用Xeon处理器的服务器的内存测试方法和系统，方法包括：响应于在所述服务器启动过程中接收到硬件内存测试的请求，获得存储的过去内存测试的结果，其中过去内存测试的结果至少包括在测试中使用的测试循环次数，测试模式以及测试中发生的错误；根据获得的过去内存测试的结果调整所述硬件内存测试的测试循环次数以及使用的测试模式；以及根据调整后的测试循环次数以及使用的测试模式执行硬件内存测试。该方法和系统能够平衡内存系统的可靠性和服务器的启动效率。

摘要： 一种处理器代用品(320/520)，调适成用于多处理器数据处理系统(300/500)的处理节点(S1)，该多处理器数据处理系统(300/500)具有用对应的通信链路耦接在一起并耦接至多个输入/输出装置(330、340、350/530、540、550、560)的多个处理节点(P0、S1)。处理器代用品(320/520)包括第一埠(372、374/620、622)、第二埠(382、384/630、632)、以及互连电路(390、392/608、612、614)。该第一埠(372、374/620、622)包含第一组集成电路端子，该第一组集成电路端子系调适成耦接至用于耦接多个处理节点(310、320/510、520)的(P0)的第一外部通信链路(370/590)。该第二埠(382、384/630、632)包含第二组集成电路端子，该第二组集成电路端子系调适成耦接至用于耦接至多个输入/输出装置(330、340、350/530、540、550、560)的其中一个(350/550)的第二外部通信链路(380/592)。该互连电路(390、392/608、612、614)耦接于该第一埠(372、374/620、622)与第二埠(382、384/630、632)之间。

摘要： 本发明公开了一种利用Xeon Phi协处理器提升布隆滤波器处理性能的系统及方法，包括：性能采样模块、任务调度模块、通信模块和任务处理模块。性能采样模块用于获取宿主端和协处理器端的处理能力，决定两端分配的任务比例；任务调度模块控制宿主端和协处理器端之间整体的任务调度；通信模块管理宿主端和协处理器端的通讯；任务处理模块负责任务的查询与计算。系统将每个任务分配给相应的线程，每个线程在一个私有的子向量进行处理，并将单个任务的串行Hash运算转化为多个任务的并行Hash运算。方法的流程按照任务调度-通讯-任务处理的流水线方式并行执行，高效的任务调度消除了任务处理阶段中的同步开销，同时高效的并行机制提高了任务处理的吞吐量。

摘要： 本发明公开了一种使用Xeon处理器的服务器的内存测试方法和系统，方法包括：响应于在所述服务器启动过程中接收到硬件内存测试的请求，获得存储的过去内存测试的结果，其中过去内存测试的结果至少包括在测试中使用的测试循环次数，测试模式以及测试中发生的错误；根据获得的过去内存测试的结果调整所述硬件内存测试的测试循环次数以及使用的测试模式；以及根据调整后的测试循环次数以及使用的测试模式执行硬件内存测试。该方法和系统能够平衡内存系统的可靠性和服务器的启动效率。

摘要： 一种处理器代用品(320/520)，调适成用于多处理器数据处理系统(300/500)的处理节点(S1)，该多处理器数据处理系统(300/500)具有用对应的通信链路耦接在一起并耦接至多个输入/输出装置(330、340、350/530、540、550、560)的多个处理节点(P0、S1)。处理器代用品(320/520)包括第一埠(372、374/620、622)、第二埠(382、384/630、632)、以及互连电路(390、392/608、612、614)。该第一埠(372、374/620、622)包含第一组集成电路端子，该第一组集成电路端子系调适成耦接至用于耦接多个处理节点(310、320/510、520)的(P0)的第一外部通信链路(370/590)。该第二埠(382、384/630、632)包含第二组集成电路端子，该第二组集成电路端子系调适成耦接至用于耦接至多个输入/输出装置(330、340、350/530、540、550、560)的其中一个(350/550)的第二外部通信链路(380/592)。该互连电路(390、392/608、612、614)耦接于该第一埠(372、374/620、622)与第二埠(382、384/630、632)之间。

摘要： 本发明无需大幅度增加电路规模即可实现一种在SIMD处理时不会产生性能下降的混合模式并行处理器系统。把N个可实现SIMD操作的处理元件PE分组成进行MIMD操作的M(＝N÷S)个处理单元PU。MIMD操作时，各个PU内的属于每个PE的共计S个存储器中的P个(P＜S)作为命令超高速缓冲存储器来操作，剩余的存储器作为数据存储器或者数据超高速缓冲存储器来操作。另外，属于每个PE的共计S组的通用寄存器中，1组保持原状作为PU的通用寄存器来操作，剩余的S－1组中T组(T＜S－1)或必要数目组作为命令超高速缓冲存储器的标记保存用寄存器来操作。

摘要： 一种用于对音频信号进行编码的音频编码器，包括：第一编码处理器，用于在频域中对第一音频信号部分进行编码，其中第一编码处理器包括：时间频率转换器，用于将第一音频信号部分转换为具有一直到第一音频信号部分的最大频率的频谱线的频域表示；频谱编码器，用于对频域表示进行编码；第二编码处理器，用于在时域中对第二不同音频信号部分进行编码；交叉处理器，用于从第一音频信号部分的编码的频谱表示中计算第二编码处理器的初始化数据，使得第二编码处理被初始化以对音频信号中按时间紧随第一音频信号部分的第二音频信号部分进行编码；控制器，被配置为分析音频信号并且用于确定第一音频信号部分，以及第二音频信号部分；和编码信号形成器。

摘要： 一种用于对音频信号进行编码的音频编码器，包括：第一编码处理器(600)，用于在频域中对第一音频信号部分进行编码，其中第一编码处理器(600)包括：时间频率转换器，用于将第一音频信号部分转换为具有一直到第一音频信号部分的最大频率的频谱线的频域表示；频谱编码器，用于对频域表示进行编码；第二编码处理器，用于在时域中对第二不同音频信号部分进行编码；交叉处理器(700)，用于从第一音频信号部分的编码的频谱表示中计算第二编码处理器(610)的初始化数据，使得第二编码处理(610)被初始化以对音频信号中按时间紧随第一音频信号部分的第二音频信号部分进行编码；控制器，被配置为分析音频信号并且用于确定音频信号的哪个部分是在频域中编码的第一音频信号部分，以及音频信号的哪个部分是在时域中编码的第二音频信号部分；和编码信号形成器，用于形成编码的音频信号，所述编码的音频信号包括用于第一音频信号部分的第一编码信号部分和用于第二音频信号部分的第二编码信号部分。

摘要： 本发明的命令解码器(14)，对每个命令指定与命令的执行有关的运算块和发热系数，并将其存储在发热系数简档(20)中。命令调度器(16)基于数据依存关系调度命令。发热度数加法器(32)与被调度的命令的进行匹配，对保持在运算块发热度数寄存器(22)中的该运算块的发热度数累计加上发热系数。发热度数减法器(34)基于经过时间产生的发热量减去运算块发热度数寄存器(22)的各运算块的发热度数。热点检测器(36)检测运算块发热度数寄存器(22)的发热度数超过了规定的阈值的运算块作为热点，命令调度器(16)使与被判断为热点的运算块执行的有关的命令执行延迟。