Verilog语言

摘要： Sobel算子原理易懂,计算简单,但传统的Sobel算子只对垂直和水平方向进行检测,应用范围受到限制,且存在边缘定位不准确的问题。对此,对Sobel算子进行改进,将水平和垂直方向模板增加到8个方向(0°,45°,90°,135°,180°,225°,270°,315°),同时,利用现场可编程逻辑门阵列(Field Programmable Gate Array,FPGA)并行流水线处理、处理速度快的优点,采用Verilog HDL语言对改进后的Sobel算子进行仿真,并在FPGA平台上进行实现和测试。实验结果表明,改进后的Sobel算子检测精度明显提高,边缘以及信息提取更加完整精细,满足图像处理的实时性要求。

摘要： 针对现存的加湿器的各项功能以及市面现存的"智能"加湿器无法实现主动加湿、自动调档的问题,设计了一款以FPGA为核心控制工作的加湿器,温湿度监测系统以FPGA作为开发平台,采用DHT11温、湿度传感器来采集温、湿度.该传感器的供电电压为DC-5 V.将输出的40位温、湿度的数据送到FPGA,使用Verilog语言进行软件编程,计算出当前的湿度,再使用开发版上的RGB液晶显示屏(数码管)实时显示当前的温、湿度.RGB TLT-LCD接受的是数字信号.

摘要： 为加速Petri网的性能测试,设计一个Petri网硬件代码自动生成器,通过Petri网对应的关联矩阵自动生成Verilog文件,可编译下载到FPGA中.对Petri网的硬件模型、库所、变迁进行分析.为模拟Petri网系统中的变迁操作,采用组合逻辑和存储器实现P/T系统,并采用随机策略对资源冲突等情况加以控制.对10个库所、8个变迁的硬件Petri网在Altera Stratix V 5SGXEA7N2F45C2进行综合,工作频率可达300 MHz,可运行1. 5×108/s步仿真.

摘要： 手写数字逆向传播(Back Propagation,BP)神经网络由输入层、隐藏层、输出层构成.训练数据是MNIST开源手写数字集里60000个样本,BP算法由随机梯度下降算法和反向传播算法构成,采用network小批量数据迭代30次的网络学习过程,训练出合适的权重和偏置.利用现场可编程门阵列(Field Programmable Gate Array,FPGA)硬件平台,Verilog代码实现BP算法、时序控制各层网络训练状态、Sigmoid(S型)函数及导数线性拟合是设计重点.初始化均值为0,方差为1的高斯分布网络权重和偏置,采用小批量数据个数m为10,学习系数η为3,在系统中输入样本及标签利用Quartus13.0和modelsim仿真与分析,工程运行迭代30次时间是4.5 s,样本识别正确率是91.6％,与软件python2.7相比满足了硬件设计的实时性和手写数字识别的高准确率.

摘要： 为了解决停车难问题,本文使用FPGA技术,对传统的立体车库技术加以改造,设计了一种基于Verilog语言的筒型升降横移式智能立体车库控制系统.接着对系统功能进行仿真测试,测试结果表明该方案设计可靠,提升了停车效率和自动化程度,具有一定应用前景,也为未来立体车库的发展奠定了基础.

摘要： 针对神经网络算法通常采用软件编程实现所存在的缺点,本文主要对基于现场可编程门阵列(field programmable gate array,FPGA)的硬件BP神经网络识别算法实现进行研究.给出了BP神经网络原理,设计了一个识别MNIST手写数字的3层反向传播算法(back propagation,BP)神经网络识别系统.为测试该电路的识别准确率,选取MNIST数据集中的100个测试数据,采用Verilog语言设计,在FPGA开发平台Quartus II 13.0和Modelsim中,对该电路的识别准确率进行仿真测试.仿真结果表明,输出数字识别准确率约85％,可用于简单的模式识别系统中.该研究为进一步实现硬件神经网络训练系统奠定了理论基础.

摘要： 提出了一种采用Verilog语言中位拼接语法实现UART串口通信协议的新方法,并通过Altera FPGA对程序进行验证。该方法程序简洁,仅通过一条语句实现了UART发送协议的核心功能,且包含奇偶校验位,其中数据位和停止位位宽任意可调。避免了其他方法中复杂的状态判断过程,降低了程序复杂度,提供了一种简洁清晰的编程思路。UART接收协议同样采用这一思路实现。

摘要： 本文介绍了一种锁相环位同步提取电路的设计，简要介绍了数字锁相环的基本原理。利用Verilog语言对数字锁相环主要模块进行了设计。最后给出了整个系统的仿真结果，验证了设计的正确性。

摘要： 本文介绍了一种锁相环位同步提取电路的设计，简要介绍了数字锁相环的基本原理。利用Verilog语言对数字锁相环主要模块进行了设计。最后给出了整个系统的仿真结果，验证了设计的正确性。

摘要： 本文介绍了一种锁相环位同步提取电路的设计，简要介绍了数字锁相环的基本原理。利用Verilog语言对数字锁相环主要模块进行了设计。最后给出了整个系统的仿真结果，验证了设计的正确性。

摘要： 本文介绍了一种锁相环位同步提取电路的设计，简要介绍了数字锁相环的基本原理。利用Verilog语言对数字锁相环主要模块进行了设计。最后给出了整个系统的仿真结果，验证了设计的正确性。

摘要： 本文介绍了一种锁相环位同步提取电路的设计，简要介绍了数字锁相环的基本原理。利用Verilog语言对数字锁相环主要模块进行了设计。最后给出了整个系统的仿真结果，验证了设计的正确性。

摘要： 通过对RS编解码原理的研究，对相关算法进行优化，用Verilog语言在FPGA上实现了RS(255，239)编解码器，最终的仿真结果证实该编码器、解码器占用的系统资源少，运行时间快，可以满足在通信系统上的要求。

摘要： 通过对RS编解码原理的研究，对相关算法进行优化，用Verilog语言在FPGA上实现了RS(255，239)编解码器，最终的仿真结果证实该编码器、解码器占用的系统资源少，运行时间快，可以满足在通信系统上的要求。

摘要： 通过对RS编解码原理的研究，对相关算法进行优化，用Verilog语言在FPGA上实现了RS(255，239)编解码器，最终的仿真结果证实该编码器、解码器占用的系统资源少，运行时间快，可以满足在通信系统上的要求。

摘要： 通过对RS编解码原理的研究，对相关算法进行优化，用Verilog语言在FPGA上实现了RS(255，239)编解码器，最终的仿真结果证实该编码器、解码器占用的系统资源少，运行时间快，可以满足在通信系统上的要求。

摘要： 通过对RS编解码原理的研究，对相关算法进行优化，用Verilog语言在FPGA上实现了RS(255，239)编解码器，最终的仿真结果证实该编码器、解码器占用的系统资源少，运行时间快，可以满足在通信系统上的要求。

摘要： 本发明公开了一种利用Verilog硬件描述语言获取文件状态的方法，包括以下步骤：设置由一个以上寄存器组成的文件寄存器组，在对文件进行操作时，从第一个寄存器起按顺序将文件数据依次存放到文件寄存器组中；判断文件寄存器组中的数据是否为该数据所在寄存器的原始值，如果是，则该寄存器为空，否则，该寄存器为非空，根据所述文件寄存器组寄存器的状态判断文件状态。通过本发明方案利用Verilog语言在无需其它语言介入的基础上，实现对文件状态的判断，进而实现在磁盘中进行文件动态读写交换。

摘要： 本发明公开了一种基于国密由Verilog语言编写的北斗二代导航电文抗欺骗FPGA硬件平台。目前大多数SM2，SM3，SM4等国产密码均是基于OpenSSL库由C语言软件仿真完成，在硬件方面仍然缺乏相关开发。本发明将SM2，SM3，SM4国产密码算法利用Verilog语言在FPGA芯片Virtex4，Virtex5上实现，通过ISE和ModelSim进行联合仿真实验，完成北斗二代电文实现硬件签名认证方案。本发明在硬件设计上具有较大创新，使用BlockRAM，嵌入式微处理器完成SM2椭圆曲线数字签名算法中最为核心的点乘，模乘部分。本发明可提供较高的数据机密性和安全级别，适合用作长期保护。本发明对导航电文的关键帧进行硬件层面的加密认证，能有效抵抗生成式欺骗、转发式欺骗等攻击方法，具有高检测率，低误判率的特点。

摘要： 基于Verilog语言的GPS位置信息显示系统，由GPS模块、FPGA控制模块、无线通信模块构成；所述GPS模块连接FPGA控制模块，FPGA控制模块连接无线通信模块；所述GPS模块由GPS定位模块、GPS接收模块构成；所述GPS模块采用LEA‑5H GPS模块。本发明定位精度更高，误差小，可以有效显示当地位置的经、纬度。

摘要： 使用Perl语言对电路Verilog网表描述进行可测性设计的系统及方法，涉及集成电路可测性设计技术领域。本发明的目的是为可测性设计人员提供便捷的实现过程，提高电路可测性设计的效率和正确性，增加电路的可测性和可靠性，同时降低电路的测试成本。Verilog网表解析模块完成对待进行可测性设计的电路网表的解析过程，获得必要的信息；电路层次展开模块完成对使用自顶向下方式设计的电路的展开过程，使电路网表以底层元件的方式直接描述；触发器替换模块完成不可测触发器的替换过程，使其成为具有可测性的触发器；扫描链连接模块完成扫描链的连接；测试封装模块完成对最后的测试封装。本发明完全适于集成电路的可测性设计。

摘要： 本发明公开了一种利用Vrilog硬件描述语言获取文件状态的方法，包括以下步骤：设置由一个以上寄存器组成的文件寄存器组，在对文件进行操作时，将文件数据存放到文件寄存器组中；判断文件寄存器组中的数据是否为该数据所在寄存器的原始值，如果是，则该寄存器为空，否则，该寄存器为非空，根据所述文件寄存器组寄存器的状态判断文件状态。通过本发明方案利用Verilog语言在无需其它语言介入的基础上，实现对文件状态的判断，进而实现在磁盘中进行文件动态读写交换。

摘要： 本发明公开了一种Verilog‑A模型的仿真方法，本发明通过将一些普遍适用的Verilog‑A模型进行优化处理，固化成电路仿真器的固有模型，从而使得后续再遇到此类Verilog‑A模型，电路仿真器能够直接调用优化后的固有模型，因此有效提高了Verilog‑A模型的仿真效率。

摘要： 本发明公开了一种对Verilog HDL进行行为仿真的方法，包括获取当前仿真时刻的5个事件队列，检测队列A是否为空，若不为空，依次执行队列A中事件的处理函数；检查队列B是否为空，如果不为空，依次执行队列B中事件的处理函数；检查队列C是否为空，如果不为空，依次执行队列C中事件的处理函数；检查队列B是否为空，如果为空，检查队列D是否为空，如果不为空，依次执行队列D中事件的处理函数；检查队列B是否为空，如果为空，检查队列D是否为空，如果为空，检查是否触发了系统函数，如果触发了，依次执行队列E被触发的系统函数，完成当前仿真时刻的队列。在保证与verilog标准语义一致的前提下，更容易使用编程语言实现。

摘要： 本发明涉及芯片技术领域，尤其涉及一种基于Systemverilog的软约束使能控制方法，首先在约束体中对随机变量约束时使用软约束；使用约束体软约束时，合理安排约束体的优先级；最后软约束带来随机异常时，将低优先级的约束变量的使能关闭。本发明解决了芯片研发测试中，不合理的使用软约束，导致的随机值异常的问题。

摘要： 本发明创造提供了一种Verilog在线自动评测系统，包括应用层、仿真层、通用服务层、支撑层和数据层；应用层：包括Verilog在线仿真实验平台，负责调用下层功能，为前端提供基于HTTP的REST服务；仿真层：利用wavedrom进行波形生成，与预设的标准波形进行对比，通过python脚本来完成自动评测；仿真层包括Verilog仿真器和Verilog自动评测模块；发明创造旨在提出一种Verilog在线自动评测系统，以适用于实验课程在线评测，对于数字逻辑实验，通过将信号的时序和数值即信号的波形，与预设波形进行对比，实现对学生设计方法的评测。

摘要： 本发明涉及硬件安全的技术领域，特别是涉及一种Verilog设计文件安全关键信号的检测方法，其能够使芯片检测具备良好的安全关键信号检测功能，提高芯片检测的安全性，满足检测芯片设计中对薄弱信号的需求；检测方法包括以下步骤：S1：将Verilog设计模块整合，形成一个自上而下的整体设计文件；S2：基于信号间的关系，将Verilog设计文件映射为一张有向图；S3：基于信号节点的连接关系，使用signalrank安全关键信号检测算法寻找安全关键信号节点。