BIST

摘要： 模数混合电路的内建自测试(BIST)研究是近些年比较有挑战的,其中如何以较小的硬件开销获得模拟激励信号以及数据响应分析比较关键。本文将以伪随机信号作为研究对象,对BIST结构的激励模块进行设计伪随机信号,并在QuartusⅡ里进行仿真验证,为后续混合信号BIST结构设计打下基础。

摘要： TI公司的AWR1843是集成的单片76-81GHz调频连续波(FMCW)雷达传感器,采用TI公司的45nm RFCMOS工艺,具有极好的集成度和极小型尺寸,是汽车领域低功耗自监测超精确雷达系统的理想解决方案.AWR1843内置PLL和A/D转换器,能实现3TX,4RX系统.它集成的DSP子系统包括高性能的用于雷达信号处理的C674x DSP;器件还包括BIST处理器子系统,能用于雷达配置,控制和校准.

摘要： 深入研究和探讨FPGA芯片测试技术，这是生产者确保制造出高效可靠芯片的重要前提。因为FPGA具有可重复的编程性，这种方法在编程中，将在FPGA内部资源共同划分成为多个不同的内建自测试模块，通过多次配置和测试，对各个BIST模块测试路径进行更换，从而达到完全测试FPGA内部资源的效果。

摘要： TMS570LS0432/0332器件是一款面向安全系统的高性能汽车级微控制器。安全架构包含步调一致的两个CPU、CPU与存储器BIST逻辑、闪存与数据SRAM的ECC、外设存储器奇偶校验和外设I/O的回送功能。TMS570LS0432/0332器件整合了ARM Cortex-R4 CPU。该CPU提供了高效1.66DMIPS/MHz性能,具有可在高达80MHz的频率下运行的配置,实现了高达132DMIPS的性能。该器件支持大端(BE32)格式。

摘要： 设计并实现了一种利用内建自测试(built-in self-test,BIST)技术对Alteral公司FPGA芯片中嵌入乘法器资源实施故障检测与诊断的方法。该方法利用VHDL语言设计一种独立于乘法器内部结构测试算法,通过3次配置下载,可以检测出芯片中嵌入乘法器资源在工作模式下所有固定故障类型,同时能够对故障乘法器进行定位。最后在被测乘法器测试模型之上设计了完整的BIST测试电路,通过对该电路的实测,验证了文中测试方法的准确性与有效性。

摘要： In order to realize the rapid detection of ADC ( Analog-To-Digital) core processing functions in the monitoring re-ceiver ,this paper designed and realized an ADC self-test system based on ADC’ s build-in self-test functions[1-3] .The system used FPGA as its core and realized the control of ADC testing.Test results show that the system can quickly complete the detection of ADC core processing functions.%在监测接收机中要实现快速的ADC（ Analog-To-Digital）内核处理功能检测，针对这个问题，提出了一种基于ADC内置自测（BUILD-IN SELF-TEST）技术的ADC自检系统。该系统以现场可编程门阵列（FPGA）为核心，实现了对ADC检测的控制。经过测试，系统能够快速完成对ADC芯片内核处理功能的检测。

摘要： FPGA 在实际应用中，故障发生于互连资源的概率远大于逻辑功能块其他故障概率，因而 FPGA 连线资源测试成为保证其在航空航天等领域高可靠性应用的极为重要的手段，对 FPGA 连线资源进行测试，首先要根据所要测的资源来配置电路。传统的基于 HDL 的配置方法存在待测资源不可控的问题，论文以 Xilinx 公司 Spartan‐3系列 FPGA 连线资源为研究对象，提出了一种基于 XDL 的 FPGA 配置方法，并采用 BIST 测试结构，通过 C ＋＋代码方式生成 XDL 程序，实现对 FPGA 有 CLB 的行列双长线资源、有 CLB 的行列智能型长线资源、无 CLB 的行列双长线资源及无 CLB 行列智能型长线资源的测试，为其它测试配置电路结构的设计及其 xdl 程序编写奠定了基础。%FPGA is widely used in military and aerospace field and FPGA testing is the most effective means to ensure the reliability of them .Interconnect resources testing is one of the most important parts of FPGA testing since that most of the faults occur on interconnect resources .FPGA needs to be configured as specified circuits before being tested and conven‐tional .To the problem that HDL‐based configuration can not achieve controllability of the resources to be tested ,a XDL‐based configuration is proposed .The structure of interconnect resources of Xilinx Spartan‐3 FPGA and their description u‐sing XDL are studied .According to the structure of the interconnect resources ,a BIST structure is built to implement the test of them .Through C + + programming ,XDL programs are obtained automatically .With four configurations ,the testing of hex lines across CLBs and not across CLBs as well as double line across CLBs and not across CLBs are implemented .The method could solve the problem of uncontrollability of the resources to be tested efficiently .

摘要： Because the CLB module of FPGA chip is difficult to test, the article mainly introduces BIST test method for the FPGA chip. In the CLB module, using the BIST separately test on the CLB module of the three state buffers, flip flops, distributed RAM, CLB internal carry chain, door latch, arithmetic logic, MUXF6, shift register, so as to shorten the testing time, reach the purpose of full coverage testing.%针对FPGA芯片中CLB模块的测试难点，主要介绍了对FPGA芯片进行内建自测试的一种测试方法。在CLB模块中采用内建自测试分别对CLB模块的三态缓冲器、触发器、分布式RAM、CLB内部进位链与门、锁存器、算数逻辑、多路选择器MUXF6、移位寄存器进行测试，从而达到了缩短测试时间、全覆盖测试的目的。

摘要： In recent years,with the complexity increment of informational equipment and the demand increment of field level rapid test and diagnosis,BIST technology based on boundary scan is needed urgently.In this application mode,the field level rapid testing and diagno-sis demand is resolved by the BIST technology based on the boundary scan.Memory is often used in circuit module,and its BIST is one im-portant part of circuit board level BIST.The application demands are contacted tightly in this paper,and one easy realized SRAM cluster test algorithm based on two level walking one algorithm is proposed in which the engineering application is as the reference goal.The algorithm can realize 100% coverage of all detectable faults under the condition of safe test.At last the BIST architecture of SRAM cluster device test is proposed.%近年来，随着信息化装备复杂度的增加和现场级快速测试诊断需求的增加，迫切需要基于边界扫描的 BIST 技术；在这种应用模式中，基于边界扫描的 BIST 技术能解决现场级快速测试诊断需求；存储器在板级模块上经常使用，其 BIST 是板级 BIST 的重要组成部分；文章紧密联系应用需求，并以工程应用作为参考目标，提出了一种易于实现的基于两级移位“1”算法的 SRAM 簇测试算法，该算法在保证测试安全的前提下能够实现所有可检测故障的100％覆盖，并给出了基于该测试算法的 SRAM 簇测试 BIST 架构。

摘要： 近年来,随着DSP、FPGA等大规模集成电路的发展,电子系统的性能也在大大提高,但同时给电子系统带来了新的测试和故障诊断问题;为了解决电路板快速诊断维修问题,嵌入式测试正以全新的概念成为板级电路测试的研究方向;文中从嵌入式测试的基本概念出发,介绍了嵌入式边界扫描、非侵入式测试等先进的板级嵌入式测试技术,并阐述了模拟嵌入式测试性设计的难点和基础电路原则,同时给出了基于FPGA的嵌入式测试控制器设计方案;然后,面向数字IO电路板,针对其关键功能电路展开嵌入式测试性设计,简要说明了测试程序的开发与下载;根据测试验证结果,嵌入式测试性设计可以增强测试自动化、提高测试效率,从而能够更好地降低产品整个寿命周期的测试维修成本.

摘要： BIST测试往往采用一定形式的LFSR,LFSR作为最重要的BIST硬件模块,因其面积小,产生的测试向量随机性好而得到了广泛的研究和应用.本文对BIST系统中的测试生成方法和测试响应分析方法进行了总结,给出了与LFSR有关的电路结构.最后,以本原多项式为x5+x2+1的LFSR模块为例,介绍了用MatlabDSPBuilder建模的方法,给出了仿真和综合结果.

摘要： BIST测试往往采用一定形式的LFSR,LFSR作为最重要的BIST硬件模块,因其面积小,产生的测试向量随机性好而得到了广泛的研究和应用.本文对BIST系统中的测试生成方法和测试响应分析方法进行了总结,给出了与LFSR有关的电路结构.最后,以本原多项式为x5+x2+1的LFSR模块为例,介绍了用MatlabDSPBuilder建模的方法,给出了仿真和综合结果.

摘要： BIST测试往往采用一定形式的LFSR,LFSR作为最重要的BIST硬件模块,因其面积小,产生的测试向量随机性好而得到了广泛的研究和应用.本文对BIST系统中的测试生成方法和测试响应分析方法进行了总结,给出了与LFSR有关的电路结构.最后,以本原多项式为x5+x2+1的LFSR模块为例,介绍了用MatlabDSPBuilder建模的方法,给出了仿真和综合结果.

摘要： BIST测试往往采用一定形式的LFSR,LFSR作为最重要的BIST硬件模块,因其面积小,产生的测试向量随机性好而得到了广泛的研究和应用.本文对BIST系统中的测试生成方法和测试响应分析方法进行了总结,给出了与LFSR有关的电路结构.最后,以本原多项式为x5+x2+1的LFSR模块为例,介绍了用MatlabDSPBuilder建模的方法,给出了仿真和综合结果.

摘要： 本文提出一种新型的可编程存储器BIST控制器设计.它使用新型的指令格式,可以实现各种March算法.通过使用这种指令格式能减少指令数据量和字节内故障的测试时间.为了进行诊断测试,在BIST控制器设计中加入诊断模块,能够输出故障地址和故障操作.

摘要： 本文提出一种新型的可编程存储器BIST控制器设计.它使用新型的指令格式,可以实现各种March算法.通过使用这种指令格式能减少指令数据量和字节内故障的测试时间.为了进行诊断测试,在BIST控制器设计中加入诊断模块,能够输出故障地址和故障操作.

摘要： 本文提出一种新型的可编程存储器BIST控制器设计.它使用新型的指令格式,可以实现各种March算法.通过使用这种指令格式能减少指令数据量和字节内故障的测试时间.为了进行诊断测试,在BIST控制器设计中加入诊断模块,能够输出故障地址和故障操作.

摘要： 本文提出一种新型的可编程存储器BIST控制器设计.它使用新型的指令格式,可以实现各种March算法.通过使用这种指令格式能减少指令数据量和字节内故障的测试时间.为了进行诊断测试,在BIST控制器设计中加入诊断模块,能够输出故障地址和故障操作.

摘要： 随着半导体工艺尺寸不断缩小,IC设计的规模越来越大,高度复杂的SOC产品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战.可测性设计通过提高电路的可测试性,从而保证设计芯片的生产和制造的高质量.借助于EDA技术,一方面可以实现可测试性设计的自动化,提高电路开发工作效率,另一方面可以得到高质量的测试向量,达到高测试质量、低测试成本的目的.

摘要： 随着半导体工艺尺寸不断缩小,IC设计的规模越来越大,高度复杂的SOC产品正面临着高可靠性、高质量、低成本以及更短的产品上市周期等日益严峻的挑战.可测性设计通过提高电路的可测试性,从而保证设计芯片的生产和制造的高质量.借助于EDA技术,一方面可以实现可测试性设计的自动化,提高电路开发工作效率,另一方面可以得到高质量的测试向量,达到高测试质量、低测试成本的目的.

摘要： 本发明公开了一种DDR2/3 PHY BIST命令通道测试向量生成方法，包括如下步骤：(1)选择LFSR结构，利用低频率时钟驱动LFSR结构产生伪随机数；(2)选择LFSR结构中移位寄存器值作为测试数据；(3)对测试数据进行编码，构造出最终测试向量。本发明结构简单易实现，生成的测试向量能够充分检验信道抗串扰和驱动能力，并且在满足测试需求的条件下减小了BIST运行频率，降低功耗。

摘要： 本发明公开了一种DDR2/3 PHY BIST数据通道测试向量生成方法，包括如下步骤：(1)选择LFSR结构，利用低频率时钟驱动LFSR结构产生伪随机数；(2)交织选择LFSR结构中移位寄存器值作为测试数据；(3)对测试数据进行组合，构造出最终测试向量。本发明结构简单易实现，在满足测试需求的条件下减小了BIST运行频率，降低功耗。

摘要： 本发明提出了一种BIST复用系统芯片中的ECC模块的检测存储器的装置，属于存储器的检测领域。所述装置包括BIST电路模块，ECC存储器，存储器，纠错编码器，纠错解码器。当ECC模块没有错误时，BIST可以选择复用ECC模块。本发明提出的装置通过向存储器读写数据的方式对其进行检测。在此过程中，当有一个比特的错误发生时，会被ECC纠错解码器模块所纠正，在BIST检测端不会检测到错误，给出的检测结果信号为pass，认为该区域仍然是可用的。当有两比特以上的错误的时候，才会认为是确实错误的，报出fail信号。本装置提高了检测时存储器的良品率。

摘要： 本发明涉及芯片验证技术领域，具体涉及一种针对多种错误类型的片上存储器BIST验证方法。本发明通过以下技术方案得以实现的：一种针对多种错误类型的片上存储器BIST验证方法，S01、验证环境搭建步骤、S02、激励规则制定步骤、S03、造错模块添加步骤、S04、结果验证步骤。本发明的目的是提供一种针对多种错误类型的片上存储器BIST验证方法，在测试过程中，充分遍历实现BIST测试中所有可出现的错误类型，保证测试修复逻辑的正确性并提升操作效率。

摘要： 本发明公开了一种系统芯片中BIST与ECC结合的存储器检测方法，属于存储器的内建自测试领域。包括BIST模块、ECC模块和存储器，具体方法如下：当ECC模块检测到写入与读出存储器的数据不一致，并且只有一比特的错误数据，则调用ECC纠正算法，对错误的一比特进行纠正，再返回BIST模块，BIST模块给出正确的结果；当ECC模块没有检测到错误，则BIST处的结果信号会给出正确的结果；当如果是有两比特及以上的错误，则ECC并没有纠正，返回给BIST时，会检测到错误的数据，BIST会给出错误的结果反馈。本发明提高了检测的存储器的良品率，一块存储空间出现一比特错误的时候仍然认为是正确的。

摘要： 本申请提供一种BIST逻辑电路、低功耗芯片、存储器的测试方法及电子设备，该用于对低功耗芯片中的存储器进行测试的BIST逻辑电路包括控制单元、测试单元，控制单元在接收到测试激励信号时生成用于表征待测试步骤的测试状态信号，输出至测试单元；测试单元用于在上电后根据测试状态信号生成用于表征待测试步骤时序的时序状态信息，并根据时序状态信息对存储器执行所述待测试步骤。由设置在常开区域的控制单元处理测试状态信号，在低功耗模式下，控制单元持续处于上电状态、测试单元不耗电，能够保存测试状态信号，测试单元能够根据测试状态信号继续执行测试，在保证能够进行低功耗测试的同时，极大的降低了芯片在低功耗模式下的功耗。

摘要： 本发明公开了一种基于BIST结构和自振荡环的电路老化测试方法，包括：1、根据静态时序分析、强相关性和扇出过滤方法选择出代表性的关键路径集；2、针对每条代表性关键路径上的“逻辑门”进行分析，将第一个门替换为同类型的且增加一个输入引脚的门，在所增加的引脚上连接旁路多选器将代表性关键路径连接成环路，并确定每个“逻辑门”的非控制引脚值，以配置为自振荡环；3、利用固定型故障测试向量生成方法生成老化测试向量，敏化关键路径；4、敏化关键路径后，禁止系统时钟，使用片外定时器设定振荡时间，同时控制自振荡环开始振荡；5、基于BIST结构设计异步计数器，并计算电路延时，评估电路老化程度。

摘要： 本发明涉及SSD BIST测试的方法、装置、计算机设备及存储介质；其中，方法，包括：预先配置设定测试温度和BIST测试时长；控制温箱升温，当温度达到设定测试温度时，对SSD进行上电，开始测试；实时获取SSD BIST测试日志信息，当达到设定BIST测试时长时，测试停止，保存SSD BIST测试日志信息。本发明通过将温箱控制和SSD BIST测试日志收集功能集成统一，不仅实现了SSD BIST测试过程自动上电、温度控制、设定、自动下电，同时针对SSD BIST测试过程日志信息进行收集保存，有效进行SSD BIST自动化测试的同时对测试日志进行收集便于后续生产数据追溯、分析。

摘要： 本发明公开了一种DDR2/3 PHY BIST数据通道测试向量生成方法，包括如下步骤：(1)选择LFSR结构，利用低频率时钟驱动LFSR结构产生伪随机数；(2)交织选择LFSR结构中移位寄存器值作为测试数据；(3)对测试数据进行组合，构造出最终测试向量。本发明结构简单易实现，在满足测试需求的条件下减小了BIST运行频率，降低功耗。

摘要： 本发明公开了一种DDR2/3 PHY BIST命令通道测试向量生成方法，包括如下步骤：(1)选择LFSR结构，利用低频率时钟驱动LFSR结构产生伪随机数；(2)选择LFSR结构中移位寄存器值作为测试数据；(3)对测试数据进行编码，构造出最终测试向量。本发明结构简单易实现，生成的测试向量能够充分检验信道抗串扰和驱动能力，并且在满足测试需求的条件下减小了BIST运行频率，降低功耗。