SystemVerilog

摘要： 对RTL级代码进行功能验证的常用方法是仿真,即使用EDA工具模拟待测设计的实际工作情况,验证待测设计的正确性。对于功能不复杂的待测设计,提出了一种基于System Verilog语言的随机测试用例设计方法,可以提高测试的完整性且具有良好的重用性。

摘要： 随着存储工艺的发展,NANDFlash存储架构被提出后,凭借存储量大,读写速度快等优势,迅速成为存储介质的首选。目前,存储系统通过控制器完成与Flash闪存颗粒的交互,但随着存储数据越来越巨大,NAND Flash控制器的稳健性、完备性也越来越受重视。本文采用System Verilog语言搭建测试环境,并结合SVA断言技术提出新的验证策略,即收集代码覆盖率、功能覆盖率、断言覆盖率三个重要指标,对NAND Flash控制器模块进行全面有效的验证,确保同步时钟单通道模式下,控制器使用双FSM设计依然符合设计要求。

摘要： HDLC信号链路是国际标准化组织(ISO)制定的高级数据链路的控制规程(High Level Data Link Control,HDLC)。遵循HDLC标准数据链路层规范,采用硬件描述语言Verilog HDL实现了一种基于并行结构的HDLC搜帧解封装电路,并采用System Verilog技术搭建验证平台,随机生成HDLC数据帧来验证设计正确性。使用Modelsim软件仿真波形,在仿真过程中,对于净荷区数据长度为10个字节的HDLC数据帧,解码器电路工作完成需要16个时钟周期,兼顾了处理速度和灵活性。使用QuartusII软件综合,在Altera CycloneV器件上,电路使用了8块自适应逻辑模块ALM,24个寄存器,35个引脚。

摘要： 在ISO/IEC 18000-6C标准协议的基础上,对超高频射频识别(UHF RFID)标签数字基带的设计与实现展开研究.根据协议规定的标签数字基带的设计要求和指标,采用SystemVerilog分别对标签发送和接收基带进行建模,并给出基带中关键模块的理论推导和设计实现.SystemVerilog作为Verilog基础上拓展产生的硬件描述语言和验证语言,可以大幅度提高SoC设计的效率.最后使用Modelsim SE-64 10.4对标签数字基带设计进行仿真,结果表明该数字基带符合ISO/IEC 18000-6C协议要求,该设计为单芯片UHF RFID标签提供了设计参考.

摘要： 当双倍速率内存(DDR)控制系统开启错误检查与纠正(ECC)功能时,若访问的数据宽度小于DDR memory的接口总宽度,在仿真时需要进行ECC计算并初始化DDR memory数据,否则不能正常仿真.传统的方法是通过DDR控制器进行前门访问的方式来初始化数据并计算ECC值,但该方法在仿真时会耗费大量的时间.为了减少仿真初始化数据的时间,同时实现灵活可配置且达到相同的验证目的,提出了一种自动识别配置信息并自动计算ECC值的DDR后门访问验证方法.该方法通过建立配置文件和数据文件,并采用System Verilog语言编写处理文件,实现自动提取信息的功能,并在处理文件中采用System Verilog语言模拟了和DDR控制器相同功能的ECC算法(Verilog语言实现),提取的数据经过模拟的ECC算法自动计算出ECC值,然后将ECC值和数据在仿真开始时通过后门方式提前加载到DDR memory,最后进行CPU读写DDR数据的仿真测试.仿真结果表明,在未初始化ECC数据时,仿真进入死循环.在初始化极小一段地址范围时,提出的方法比前门访问的方法减少约15.2％的时间,同时达到了相同的验证目的,且配置方便、易于验证.当初始化地址范围扩大到kB、MB、GB的数量级时,可减少数小时甚至更多的时间.提出的方法适用于各类型DDR 系统(DDR2～DDR5).

摘要： 现有的CPU验证平台大多基于指令码匹配技术搭建,这种方式开发周期长、调试难度高.在CPU芯片的设计中,高效和完备的功能验证已成为CPU可靠性的重要依据.针对某32位CPU芯片的验证需求,提出了一种高效率可重构的CPU验证平台,并完成了该验证平台的设计与实现.该验证平台充分利用SystemVerilog的字符串匹配技术,集成了验证用例生成组件、参考模型组件、监控组件和结果比较组件,使用脚本语言自动化完成批量验证.相比现有的CPU验证平台,该平台开发及调试周期短,模块化的结构易于重复使用和移植.目前该平台已完成代码覆盖率收集,成功验证了自主设计的CPU功能正确性.

摘要： 网络接口控制器是曙光5000芯片组中最重要的组成部分之一,它将处理节点和互连网络连接了起来.在对网络接口控制器的功能验证中,使用了灰盒子验证模型和功能强大的SystemVerilog设计验证语言。通过对网络接口控制器和激励的模拟,功能验证发现并排除了逻辑设计中存在的大多数错误.验证过程中对覆盖率的分析,为网络接口控制器功能验证的深入起了指导性的作用。此外,验证过程中得到的带宽、异步时钟频率比等数据,将为网络接口控制器、乃至整个系统的进一步设计提供了参考。

摘要： 网络接口控制器是曙光5000芯片组中最重要的组成部分之一,它将处理节点和互连网络连接了起来.在对网络接口控制器的功能验证中,使用了灰盒子验证模型和功能强大的SystemVerilog设计验证语言。通过对网络接口控制器和激励的模拟,功能验证发现并排除了逻辑设计中存在的大多数错误.验证过程中对覆盖率的分析,为网络接口控制器功能验证的深入起了指导性的作用。此外,验证过程中得到的带宽、异步时钟频率比等数据,将为网络接口控制器、乃至整个系统的进一步设计提供了参考。

摘要： 网络接口控制器是曙光5000芯片组中最重要的组成部分之一,它将处理节点和互连网络连接了起来.在对网络接口控制器的功能验证中,使用了灰盒子验证模型和功能强大的SystemVerilog设计验证语言。通过对网络接口控制器和激励的模拟,功能验证发现并排除了逻辑设计中存在的大多数错误.验证过程中对覆盖率的分析,为网络接口控制器功能验证的深入起了指导性的作用。此外,验证过程中得到的带宽、异步时钟频率比等数据,将为网络接口控制器、乃至整个系统的进一步设计提供了参考。

摘要： 网络接口控制器是曙光5000芯片组中最重要的组成部分之一,它将处理节点和互连网络连接了起来.在对网络接口控制器的功能验证中,使用了灰盒子验证模型和功能强大的SystemVerilog设计验证语言。通过对网络接口控制器和激励的模拟,功能验证发现并排除了逻辑设计中存在的大多数错误.验证过程中对覆盖率的分析,为网络接口控制器功能验证的深入起了指导性的作用。此外,验证过程中得到的带宽、异步时钟频率比等数据,将为网络接口控制器、乃至整个系统的进一步设计提供了参考。

摘要： 网络接口控制器是曙光5000芯片组中最重要的组成部分之一,它将处理节点和互连网络连接了起来.在对网络接口控制器的功能验证中,使用了灰盒子验证模型和功能强大的SystemVerilog设计验证语言。通过对网络接口控制器和激励的模拟,功能验证发现并排除了逻辑设计中存在的大多数错误.验证过程中对覆盖率的分析,为网络接口控制器功能验证的深入起了指导性的作用。此外,验证过程中得到的带宽、异步时钟频率比等数据,将为网络接口控制器、乃至整个系统的进一步设计提供了参考。

摘要： 在需要重新流片的芯片中，有80％的案例是因为逻辑设计中存在功能性缺陷。这些缺陷可能是由于验证没有覆盖到边界情况导致的。Systcm Verilog基于断言的验证技术是一种将断言、功能覆盖率和形式化模型检查相结合的验证技术，它超越了基于仿真的验证，提高了验证的可观察性和设计的可控性。

摘要： 在需要重新流片的芯片中，有80％的案例是因为逻辑设计中存在功能性缺陷。这些缺陷可能是由于验证没有覆盖到边界情况导致的。Systcm Verilog基于断言的验证技术是一种将断言、功能覆盖率和形式化模型检查相结合的验证技术，它超越了基于仿真的验证，提高了验证的可观察性和设计的可控性。

摘要： 在需要重新流片的芯片中，有80％的案例是因为逻辑设计中存在功能性缺陷。这些缺陷可能是由于验证没有覆盖到边界情况导致的。Systcm Verilog基于断言的验证技术是一种将断言、功能覆盖率和形式化模型检查相结合的验证技术，它超越了基于仿真的验证，提高了验证的可观察性和设计的可控性。

摘要： 在需要重新流片的芯片中，有80％的案例是因为逻辑设计中存在功能性缺陷。这些缺陷可能是由于验证没有覆盖到边界情况导致的。Systcm Verilog基于断言的验证技术是一种将断言、功能覆盖率和形式化模型检查相结合的验证技术，它超越了基于仿真的验证，提高了验证的可观察性和设计的可控性。

摘要： 在需要重新流片的芯片中，有80％的案例是因为逻辑设计中存在功能性缺陷。这些缺陷可能是由于验证没有覆盖到边界情况导致的。Systcm Verilog基于断言的验证技术是一种将断言、功能覆盖率和形式化模型检查相结合的验证技术，它超越了基于仿真的验证，提高了验证的可观察性和设计的可控性。

摘要： 本发明公开一种基于Systemverilog的CPU验证平台，属于计算机体系结构领域。CPU模块启动后，验证用例生成模块生成后缀为.asm的汇编验证用例，参考模型模块读取该验证用例，模拟CPU模块完成指令的功能，CPU模块通过程序RAM同样读取该验证用例，完成指令的功能，CPU模块和参考模型监视模块监测CPU模块和参考模型模块的指令执行结果，并将执行结果送给结果比较模块，结果比较模块通过对比CPU模块和参考模型模块的执行结果，验证CPU模块的功能是否正确实现。该CPU验证平台有较好的通用性和可移植性，对于不同的指令集架构，稍加修改参考模型便可使用。该CPU验证平台已成功用于32位CPU芯片的功能验证，相比该CPU之前的验证方法，极大的提高了验证效率，缩短了CPU交付周期。

摘要： 本发明公开了一种基于BFM的SystemVerilog搭建协议验证平台的方法，所述方法实现过程如下：搭建Transceiver，负责收发、拆/组A类协议报文；搭建Catalog目录结构，负责一致性信息的记录；实现协议表模型，负责实现协议转换；搭建Handler，负责协议处理。本发明方法简化了协议处理过程，采用one‑by‑one的方式，不再涉及到资源的调度问题，改进了针对多clumps间协议转换通信，充分利用了sv的验证特性，队列、动态关联数组加大了协议报文的吞吐量，Catalog目录结构全平台可视，及Transceiver同BFM的通信采用更加简单的DPI接口。

摘要： 本发明公开一种基于Systemverilog的CPU验证平台，属于计算机体系结构领域。CPU模块启动后，验证用例生成模块生成后缀为.asm的汇编验证用例，参考模型模块读取该验证用例，模拟CPU模块完成指令的功能，CPU模块通过程序RAM同样读取该验证用例，完成指令的功能，CPU模块和参考模型监视模块监测CPU模块和参考模型模块的指令执行结果，并将执行结果送给结果比较模块，结果比较模块通过对比CPU模块和参考模型模块的执行结果，验证CPU模块的功能是否正确实现。该CPU验证平台有较好的通用性和可移植性，对于不同的指令集架构，稍加修改参考模型便可使用。该CPU验证平台已成功用于32位CPU芯片的功能验证，相比该CPU之前的验证方法，极大的提高了验证效率，缩短了CPU交付周期。

摘要： 本发明涉及一种SystemVerilog覆盖集生成方法及装置，该方法包括：基于预设的按照预设规则在Excel文档中写入收集的功能测试点的相关信息；使用预设的脚本基于所述Excel文档生成覆盖集。本发明采用以上技术方案，验证工作者只需在Excel文件中以更友好的输入界面量化功能点，再由脚本(Perl)基于该文件自动生成覆盖集以提高效率。避免了手动书写覆盖集则工作量大且效率低下的问题。

摘要： 本发明属于计算机图形领域，具体涉及一种基于SystemVerilog动态数组和任务的图形命令预译码模型，该模型包括：准备任务块、命令解析任务块、绘制类命令处理任务块、参数配置类命令处理任务块、显示列表命令处理任务块、显示列表写任务块和显示列表读任务块。模型工作过程中，操作的数据及输出结果均为SystemVerilog的动态数组，准备任务和显示列表的读、写任务还实现了与文件的交互，便于验证过程中进行数据比较检查。处理过程中不包含时序，各类命令的处理任务将结果存入相应的动态数组中，过程清晰，便于维护，并且极大地提升了仿真速度。

摘要： 本发明属于计算机图形领域，具体涉及一种基于Verilog任务的图形命令数据产生方法，首先根据OpenGL图形命令的分类、格式定义及负载数据的个数，产生出命令的包头；接下来对命令包头进行配置负载数据，配置负载数据时，将负载数据分为两种不同的配置方式，一种是字长固定的数据产生；一种是字长可配置的数据产生；然后将上述步骤中已配置好负载数据的命令包头进行命令数据拼接，将符合命令FIFO宽度格式的数据存入命令FIFO中，同时，检测到命令结束标志有效时，也将命令数据写入到命令FIFO中；可以对OpenGL图形命令进行组合搭配，根据验证场景的需要，发出长度任意、负载内容随机的图形命令，也可以发出负载内容为特定值的图形命令，具有很高的可阅读性和可维护性。

摘要： 本发明公开了一种基于Systemverilog和Matlab算法可扩展的全随机全自动验证方法，整个验证方法分为2个分支，2个分支并行运行，互相的交互依靠全局变量控制；环境控制部分根据给定的或者随即产生的随机种子，并根据设定好的所有约束产生所有需要的配置参数和原始待测数据，其中分支一为模型通路，分支二为真实数据通路。本发明通过两条通路并行计算，无论仿真工具先进行哪个通路的计算都可以得到正确结果，并且所有的仿真时间都消耗在了真实数据通路中，模型通路仅仅占用一些仿真CPU计算时间，极大加速仿真速度。

摘要： 本发明提供一种实现systemverilog中semaphore保序的控制方法与系统，它通过根据静态变量的值确定当前请求源是否等待，以及根据关联数组中的值是否为特殊值来确定当前请求源是否中断来实现semaphore的保序控制。本发明通过构造封装类，设置静态变量、关联数组、检查返回key数量函数以及保序函数，当请求申请key时，根据关联数组中的记录值，判定上一请求是否堵塞，以此来决定本次请求是否进行中断，从而保证请求的处理顺序，解决了现有systemverilog中semaphore隐含的缺陷和可能引起请求不保序的情况，充分利用了静态变量的生命周期和内建关联数组可随时增加或删除元素的特点，进行对semaphore的key返回和请求key的请求进行监管和有效控制。

摘要： 本发明提供了一种基于systemverilog的AHB核随机验证方法，包括：采用激励驱动模块在每个周期开始时读取激励生成模块的数据，并传输至待测IP模块；采用反馈信号收集模块在周期结束时，将激励驱动模块中从机的数据反馈给激励发生模块的主机；采用激励生成模块根据反馈信号收集模块提供的数据，约束下一周期的允许输入种类列表，并在下一周期开始从允许输入种类列表中随机挑选一种种类；采用监视校验模块在每个周期收集待测IP的输入输出信息并打印到log，然后检查该输入输出信息是否符合断言要求；采用断言模块根据IP预定时刻的状态直接对比义判断是否符合预定协议的要求。

摘要： 本发明提供一种实现systemverilog中semaphore保序的控制方法与系统，它通过根据静态变量的值确定当前请求源是否等待，以及根据关联数组中的值是否为特殊值来确定当前请求源是否中断来实现semaphore的保序控制。本发明通过构造封装类，设置静态变量、关联数组、检查返回key数量函数以及保序函数，当请求申请key时，根据关联数组中的记录值，判定上一请求是否堵塞，以此来决定本次请求是否进行中断，从而保证请求的处理顺序，解决了现有systemverilog中semaphore隐含的缺陷和可能引起请求不保序的情况，充分利用了静态变量的生命周期和内建关联数组可随时增加或删除元素的特点，进行对semaphore的key返回和请求key的请求进行监管和有效控制。