复接器

摘要： 为了解决卫星有效载荷种类不断增多和数据传输速率不断提高与卫星数据处理和传输能力不足之间的矛盾,提出了一种满足国际空间数据系统咨询委员会(CCSDS)建议的高级在轨系统(AOS)体制的高速数据复接器设计方案.该方案能够实现高速载荷数据接收合路、NAND flash大容量数据存储控制、数据复接,数据信道低密度奇偶校验编码(LDPC)等功能.设计过程中对电路进行优化,实现了高速并行数据处理和高可靠性目标.通过FPGA的原型验证,本方案设计合理,性能指标能够满足未来卫星载荷数据处理要求.%In order to solve the contradiction between increasing types of satellite payload and increasing data transmission rate and satellite data processing and transmission capacity,A high-speed data multiplexer design scheme for advanced on-orbit system(AOS)system that meets the recommendations of the International Spatial Data Systems Advisory Committee(CCSDS)is proposed. The scheme can realize the functions of high speed load data receiving and combining,NAND flash large capacity data storage control,data multiplexing and data channel low density parity check coding(LDPC).During the design process,the circuit is optimized to achieve high-speed parallel data processing and high reliability targets. Through the FPGA prototype verification,the scheme is designed reasonably and the performance index can meet the future satellite data processing requirements.

摘要： 通信系统中,数字复接是提高带宽利用率的一项重要技术,将多路并行低速信号转变为高比特率的串行数字流.首先使用Cadence软件仿真基本门级CMOS电路,通过自下而上的FPGA设计方法和Verilog硬件描述语言,设计四路串行复接器的功能组成模块,完成Quanus Ⅱ平台上的可综合验证.最后提出了复接器CMOS集成电路的设计思路.

摘要： To tackle the problem that expensive equipment, such as high-speed data sources, BERTs and logic analyz-ers, are required for the high-speed circuit design and verification, a solution is presented based on multi-functional virtual instruments. With both virtual instruments and the DUT embedded into FPGA, the verification of high-speed circuit is real-ized at a relatively low cost for the prototype development stage. The proposed multi-functional virtual instrument possesses versatility. The design is based on modular concept, which can be readily adapted for a wider range of application if some minor modifications are made.%针对高速电路的设计与验证过程中需要昂贵的高速数据源、误码仪器和逻辑分析仪等昂贵仪器的问题，提供了一种采用多功能虚拟仪器的解决办法，将虚拟仪器和被测设计一同嵌入到FPGA中，在开发阶段以较低的成本实现了高速电路的设计验证。设计的多功能虚拟仪器具备较强的通用性，模块化的设计便于进行适应性修改以适应更广泛的应用场景。

摘要： 在光电传感器的传输接口电路中,为了实现高速实时传输,需要将大量的低速并行数据转换成一路高速串行数据.文中采用Charted 0.35 μm CMOS工艺,设计了一款8×8×14bit转1路的复接器.通过分析三种复接结构的特点,确定了使用混合型并串转换电路来降低功耗和设计复杂度.低速单元采用并行结构和串行结构来降低时钟树的设计难度;高速部分采用树型结构来实现半速设计,降低功耗.具体电路包括锁存器、选择器、门控开关、分频器以及时钟缓冲器等等.芯片工作在3.3V电源电压下,最高工作速率可达1.25 Gbps.

摘要： 随着光通信技术的发展,数字光端机已经成为光通信系统中必不可少的部分,是完成以光为传输媒介的通信系统中的必备部分。数字复分接技术是数字光端机设计的核心部分,它的功能是将多路数字信号通过时分复用(TDMA)的方式进行复分接。光端机的复分接分两步,分别由光发送机的复接模块和光接收机的

摘要： 采用中芯国际(SMIC)0.18μm互补金属氧化物半导体(CMOS)工艺实现了功耗为160mW、速率为10Gb/s的16:1复接器.该复接器采用可以分级优化的树型结构.低速(622Mb/s→5Gb/s)复接和低速(2.5GHz→622MHz)分频单元采用CMOS逻辑电路实现,高速(5Gb/s→10Gb/s)复接和高速(5GHz→2.5GHz)分频单元采用源极耦合场效应管逻辑(SCFL)电路实现.测试结果表明,在1.8V的工作电压下,芯片可以稳定工作在10Gb/s的速率上,输出信号逻辑正确,眼图良好,单端峰-峰值180mV.

摘要： 研究了在特定工艺条件下进行高速低功耗集成电路设计的相关问题,包括结构设计、电路设计和工艺角的影响.提出用CMOS逻辑电路完成超高速电路设计的思想,利用CSM 0.35μm CMOS工艺设计完成了速率为3.125Gb/s的4:1复接器芯片.该系统采用树型结构,由两个并行的低速2:1复接单元和一个高速2:1复接单元级联而成.核心电路锁存器在低速单元中用带有电平恢复的4_T电路构成,在高速单元中用动传输门构成;选择器则用CMOS传输门构成的双路开关实现,每一电路都只用4只晶体管实现.芯片面积为0.39mm2.芯片测试结果表明:在3.3V电源电压下,芯片核心功耗低于40mW,最高工作速率可达4Gb/s.

摘要： 随着空间科学技术的快速发展,航天器的数据传输系统的任务变得日益复杂.传统复接器所支持的业务类型比较单一,其复用方式和调度策略往往都是固定不可变的.本文采用CCSDS建议的高级在轨系统(AOS)体制,设计一个可重构复接器,支持多种业务类型,兼容多种复用方式.通过配置寄存器的方式重构其复用方式和调度策略,具有极大的灵活性.

摘要： 采用CSM 0.35 μm CMOS 工艺,设计了低功耗2.5～3.125 Gbit/s 4∶1复接器.该芯片既可以应用于光纤通信系统SDH STM-16(2.5 Gbit/s)速率级别的光发射机,又可以应用于万兆以太网IEEE 802.3ae 10GBASE-X(3.125 Gbit/s)速率级别的通道接口发送器.系统采用树型结构,核心电路由锁存器、选择器、分频器组成,并采用了CMOS逻辑实现.最高工作速率可达3.5 Gbit/s.芯片供电电压3.3 V,核心功耗为25 mW.该芯片采用SOP-16封装.芯片封装后焊接在高速PCB板上进行测试,封装后芯片最高工作速率为2.3 Gbit/s.

摘要： 采用SMIC 0.18μm CMOS工艺设计了一个具有时钟提取及倍频功能的5Gb/S全速率2:1复接电路.整个电路由两部分构成,即:全速率2:1复接器和时钟提取及倍频环路.其中,后者从一路2.5Gb/S输入数据中提取出时钟信号,并为前者提供所需的2.5GHz及5GHz的时钟.Pottbacker鉴频鉴相器被运用以提高环路的捕获带宽.设计广泛采用了具有速度高和抗干扰能力强等诸多优点的电流模逻辑.仿真结果表明,本电路无需任何参考时钟,无需外接元件及手动相位调整或辅助捕获,就能可靠地工作在2.4～2.9 Gb/S的输入数据速率上.芯片面积为812μm×675μm.电源电压1.8V时,功耗为162mW.

摘要： 本文介绍了FPGA和89C51单片机在2M数据复接器中使用的一种方法.在该数据复接器中,采用FPGA产生各种时钟信号、时隙路脉冲及数据速率变换等,采用89C51完成对线路状态的监测、时隙的控制及整机的管理.应用效果表明,由于采用了软硬件相结合的单片机和FPGA技术,使得设备设计灵活,控制方便,功能齐全,性能价格比高.

摘要： 与世界上许多国家和地区相比,我国的DAB广播试验起步并不晚.原国家科委和原广电部领导高瞻远瞩地决定,我国1995年就与欧共体合作,着手试验DAB广播.到1997年,亚洲第一个DAB试验性的单频网在广东珠江三角洲建成.这个单频网由佛山、广州、中山三个发射点组成,顺利地完成了试验的各项任务并通过验收.本文介绍关于广东DAB广播的建立与特点。需要说明的是,在这个系统里,音频编码器全部都是MUSICAM格式的,视频编码在早期曾经用过MPEG-Ⅱ格式的编码器,后来也试用过微软的WMV-9格式,目前试用的是H.264格式的编码器.至于复接器和DAB发射机,他们都是国际上的定型产品.而ETI发射器和ETI接收机则是由于要形成单频网而专门配置的。

摘要： 本文结合国产数字载波机中复接器的原理，阐述了香农定律的物理意义及其在载波设备开通、调试中传输速率设置的具体应用。

摘要： 本发明公开了一种基于CPLD/FPGA的数字复接解复接装置，包括相连接的数字复接模块和数字解复接模块，数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。实施本发明的基于CPLD/FPGA的数字复接解复接装置，具有以下有益效果：成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易。

摘要： 本实用新型涉及一种数据复接分接器电路，属于复接分接器领域；一种数据复接分接器电路包括进行数据通信信号编码的编码模块，和进行通信数据信号转换的转换模块，和进行编号信号检测的缓冲检测模块，以及进行同步时钟不准时的复位模块；本实用新型复接时通过将接收的输出信号进行解码，随后进入转换模块，将信号转换成NRZ码，同时缓冲检测模块，进行NRZ码的检测，与此将检测完成的NRZ输出且利用编码模块进行编码，NRZ码转变成AMI码；当分接时，信号先进行编码变成AMI码，随后进行解码变成NRZ码，同时电路中加入了复位模块，可以将编码解码同步时钟不准确或者出现偏差时进行自动复位，从新进行编码解码，减少了错误的产生且保证数据的准确性。

摘要： 本实用新型涉及一种复接分接器，包括：第一处理器、第二处理器和双口RAM，第一处理器和第二处理器分别连接至双口RAM，其中，第一处理器分别与多个语音压缩元件双向通信连接，第一处理器分别与多个数据接口双向通信连接；第二处理器分别与多个语音压缩元件双向通信连接，第二处理器分别与多个数据接口双向通信连接。通过本实用新型的技术方案，采用双CPU和双口RAM的结构，提高复接分接器的数据处理速度和数据传输速度，进而满足电力系统大量信息传输的需要。

摘要： 本实用新型公开了一种基于CPLD/FPGA的数字复接解复接装置，包括相连接的数字复接模块和数字解复接模块，所述数字复接模块设有一个时钟信号输入引脚、多个串行码流信号输入引脚、多个低速串行码流信号输入引脚和一个串行码流信号输出引脚，所述数字解复接模块包括数字解复接同步模块，所述数字解复接同步模块设有第一时钟信号输入引脚、一个串行码流信号输入引脚、第二时钟信号输入引脚、多个串行码流信号输出引脚、多个低速串行码流输出引脚、一个同步指示引脚、一个误码检测指示引脚和扣除脉冲时钟引脚。本实用新型具有以下有益效果：成本较低、能适应各种规模的系统、应用较为灵活、实现比较容易。

摘要： 本发明是多路通信按帧复接方法及其同步数字复接器。其特征是：帧结构为矩形结构，每帧64行，34列，125μs，速率139264Kb/s，第1、2列为开销，第3～34列为各支流信息，每支流占一行。按帧复接法是，在同步时钟控制下让各支流排队，第1帧第1行写入第1支流第1帧的256比特，第2行写入第2支流第1帧的256比特……，第2帧各行再分别写入各支流第2帧的256比特，以此类推。其复接过程是，先解码成设备内的NRZ码，再在主时钟控制下将各支流写入各自的缓冲寄存器，再在同步复接时钟控制下读出，进入各自的排队器，再由时间控制器控制依次写入合路器，最后经编码器编码输出。它克服了PDH的缺点并优于SDH，投资少，兼容性好，技术难度较低。

摘要： 本发明公开了一种IP传输复接器及一种IP传输复接、解复接的方法。IP传输复接器，包括了成对使用且结构相同的IP传输复接器A及IP传输复接器B，用于完成信道双向传输时各子网数据的复接及解复接过程；IP传输复接、解复接的方法，通过修改IP报文实现网络隔离的复分接。通过本发明，基于IP传输复接器的以太网复用方式数据传输的流向是固定的，不需要再进行人为配置，线路中的数据包由端口号区分，从实现机理上不允许接入网口之间进行通信，实现了不同端口连接的网络之间的隔离，保证信息的及时、可靠、安全传输，最终达到信息传输的实时订单式传输控制。

摘要： 本发明是一种多路通信按帧复接的同步数字复接器。其主要技术特征是：帧结构为矩形结构，每帧64行，34列，125μs，速率为139264Kb/s，第1、2列为开销，第3～34列为各支流信息，每支流占一行。按帧复接法是，在同步时钟控制下让各支流进行排队，第1帧第1行写入第1支流第1帧的256比特，第2行写入第2支流第1帧的256比特……，第2帧各行再分别写入各支流第2帧的256比特，以此类推。其复接过程是，先解码成设备内的NRZ码，再在主时钟控制下将各支流写入各自的缓冲寄存器，再在同步复接时钟控制下读出，进入各自的排队器，再由时间控制器控制依次写入合路器，最后经编码器编码输出。它克服了PDH的缺点并优于SDH，投资少，兼容性好，技术难度较低。

摘要： 本发明是一种数字通信按支流复接方法及其超复接器,属于数字通信多路复用技术。按支流复接方法是将各支流信息在同步复接时钟控制下排队,先写入第1支流整个2048k比特,再写入第2支流整个2048k比特,以此类推,最后写入第64支流整个2048k比特。各支流占据复接帧中各自的1行。超复接器由解码器、寄存器、排队器、时间发生器、时钟、合路器、编码器等组成。既能克服PDH和SDH的缺点,又具备SDH的先进功能,技术难度小,成本低。

摘要： 本实用新型公开了一种基于FPGA的复接器和解复接器，所述复接器包括第一异步串行接口ASI、第一语音数据接口、第一RS232接口、第一可编程门阵列FPGA和调制模块；所述第一异步串行接口ASI、第一语音数据接口、第一RS232接口分别与第一可编程门阵列FPGA连接，所述第一可编程门阵列FPGA和调制模块连接。本实用新型公开的复接器和解复接器充分利用链路带宽又能够满足各分路信号的传输特性，采用了FPGA，含有高层次的内置模块和内置的存储器。该复接器和解复接器支持完全的或者部分的系统内重新配置，允许其随着系统升级或者动态重新配置而改变。

摘要： 本实用新型属于数字复接技术领域，本实用新型公开了一种基于FPGA和优先级的宽带自适应复接器和解复接器。复接器包括第一异步串行接口ASI、第一语音数据接口、第一个两组RS232接口、第一现场可编程门阵列FPGA和调制模块；所述第一异步串行接口ASI、第一语音数据接口、第一个两组RS232接口分别与第一现场可编程门阵列FPGA连接，所述第一现场可编程门阵列FPGA和调制模块连接。本实用新型还公开了相应的解复接器。本实用新型公开的复接器和解复接器充分利用链路带宽又能够满足各分路信号的传输特性。