处理器

摘要： 针对嵌入式系统在处理器低功耗和高性能方面的要求,提出了一种基于PowerPC架构处理器的嵌入式系统硬件平台,选用Freescale公司QorIQ P2系列处理器P2010作为核心器件,主要介绍了系统总体设计、内存接口、FLASH接口、供电电源、调试接口、高速通信接口、FPGA设计、1394通信接口和温度采集,以及上电启动工作流程,采用多种高速串行总线与外部设备进行数据交互。实际测试数据表明,该设计具有性能高、稳定可靠和可扩展的特点,达到了系统的要求,已成功应用于机载计算机,对同类型嵌入式平台的接口设计具有借鉴意义。

摘要： 信息处理平台是雷达获取目标特征、对抗环境干扰的核心部件之一。它接收雷达前端预处理后的中频信号,并实时完成雷达信号处理和数据处理的功能,实现在复杂的电磁背景和动态的对抗环境下,利用各种先进的信号处理技术和手段,来完成对干扰和杂波的抑制、对环境特性的估计和认知,以及对感兴趣信号的有效提取和识别,从而获取目标和信号的空间和时间、属性等信息,为雷达系统发挥功能、性能、以及作战效能提供重要保证。雷达系统的发展正在向数字化、软件化的方向发展,未来的趋势是智能化雷达,硬件处理器已经由单核进入多核时代,并且向着异构、众核的趋势发展,雷达的各种功能和工作流程由软件完成。

摘要： 只有不断创新,才能应对数字经济发展过程中的各种挑战。在刚刚结束的第四届中国国际进口博览会上,AMD首次参与其中,在集成电路专区设立了以“助力实现双碳目标”为主题的展台,全面分享和展示了包括第三代AMD EPYC处理器和新一代Radeon Pro专业显卡等在内的多项先进产品和绿色技术赋能解决方案。目前国家在推进建设数字中国、智慧社会,推进数字产业化和产业数字化,以及实现“双碳”目标等。AMD也在加强与中国市场的合作,为中国更好地实现“双碳”目标和数字经济绿色高质量发展提供强大助力。

摘要： 为更好地保障矿井安全连续可靠供电,基于矿井供电监测报警系统在通讯、信息管理方面相对较落后的现状以及可靠性相对较差等问题,设计了一种以嵌入式处理器为核心的矿井供电监控报警保护系统,该系统采用了3层树状结构,主要以监控主站、测控分站以及电力保护器为主,在实际工作中主要通过电力保护器来采集,计算供电网络的相关参数信息,再通过驱动保护装置来控制跳闸或合闸,进而来实现设备的保护功能,完成设备的保护。

摘要： 针对我国自主可控处理器的设计需求,文中采用开源RISC-V指令集架构设计了一种适用于可信计算的处理器。处理器内核中指令运算阶段使用5级流水线技术,并采用定向前推技术解决了数据相关问题。仿真阶段使用Modelsim仿真软件对整数指令集进行测试,经验证指令功能正确。借助FPGA开发板,以国产操作系统深度为平台,在50 MHz的时钟频率下处理器能正确运行SM3密码杂凑算法,输出256 bit的杂凑值,并与预存杂凑值进行比对,根据比对结果输出IO控制信号,完成对外部设备的主动控制及度量,达到预期目标。

摘要： 相信看过《微型计算机》评测的读者都知道,要想更好地发挥出第十二代酷睿处理器的性能,还是需要搭配DDR5内存。不过由于是刚刚问世的新品,目前DDR5内存的一大问题是普及度不高、产能不足,价格昂贵。所以为了尽可能地降低第十二代酷睿DDR5平台的组建成本,英睿达与芝奇等内存厂商都推出了定位主流的DDR5内存,包括DDR54800、DDR55200两类产品,那么它们能否满足用户的需求呢?能否发挥出第十二代酷睿处理器的性能呢?

摘要： 由于第十二代酷睿处理器在性能上获得了大幅提升,因此近期不少消费者在组建新电脑时都想采用这款产品。但他们也发现一个问题,那就是这款处理器的配套Z690主板、DDR5内存售价都非常昂贵,为此板卡厂商七彩虹科技特别在近期推出了一款高性价比的Z690主板—CVN Z690 GAMING PRO V20,这款主板的售价不仅低至1499元,只与此前的中端Z590主板差不多,更重要的是它还能使用高性价比的DDR4内存,那么这款产品能为用户带来怎样的体验呢?

摘要： 之前,摩托罗拉凭实力抢到了骁龙8 Gen1“实质首发”,凭借高配低价的营销策略,搭载了该处理器的顶级旗舰edge X30的确“红了一把”(骁龙888的旗舰edge S30也表现不错),刷新了一回亲民真香机的定义。时隔不久,moto的moto g71又来了,感觉整个产品布局的节奏很快。motog71屏幕尺寸为6.4英寸,采用1080 P的60Hz OLED屏,在诸多千元机手机还在选择使用LCD屏时,moto g71用上了OLED中孔屏。

摘要： 很多商业用户,尤其是中小型企业、初创公司、培训机构、小型团队以及普通商业用户,因为行业不同、预算、需求各异等复杂的原因,可能更青睐一些性价比高的商务本,比如惠普战系列、Think Pad E系列、戴尔Vost ro成就系列笔记本电脑等。不过,同品牌同款机型通常都会推出采用酷睿处理器的版本和锐龙处理器的版本。那么到底是选酷睿版还是锐龙版呢?

摘要： 英国《自然》杂志于2022年6月1日报告的一台量子光子处理器,仅需36μs即可完成超级计算机需耗时超过9 000年才能完成的一项任务。该系统相对过去展示的光子设备有所改进,可能代表了向创造量子计算机迈进的关键一步。量子设备的一个关键目标是超越经典系统,建立“量子优越性”,但到目前为止只有少数实验报告了这一成果。展示量子系统对经典计算机优越性的方法之一,是比较二者从描述光子通过网络传播特点的未知概率分布中取样的速度,这被称为高斯玻色取样。

摘要： 本文实现了一种基于DaVinci架构的DM3730多核处理器和嵌入式Linux操作系统的嵌入式视频监控系统,详细描述了该系统的硬件架构和软件设计流程.通过设计实现了利用传感器采集视频,采用H.264视频压缩算法压缩视频等功能,并选用NAS网络存储架构存储监控视频,最终实现了视频监控的目的.

摘要： 传统遗传算法求解计算密集型任务时,适应度函数的执行时间增加相当快,致使当种群规模或者进化代数增大时,算法的收敛速度非常缓慢.基于此,设计了"粗粒度-主从式"混合式并行遗传算法(HBPGA),并在目前TOP500上排名第一的超级计算机神威"太湖之光"平台上实现.该算法模型采用两级并行架构,结合了MPI和Athread两种编程模型,与传统在单核或者一级并行构架的多核集群上实现的遗传算法相比,在申威众核处理器上实现了二级并行,并得到了更好的性能和更高的加速比.实验中,当从核数为16×64时,最大加速比达到544,从核加速比超过31.

摘要： 本文面向飞腾处理器设计并实现易用低开销的程序性能分析工具.该工具包括三个基本功能模块:获取飞腾处理器的硬件拓扑信息、度量其访存能力和读取硬件性能计数器的数值.特别地,通过读hwloc信息获取飞腾处理器的基本硬件信息,并以用户友好的方式给程序员提供关于机器资源的概要视图;基于模板化的方式描述微基准测试程序,而后由性能分析工具将其转为C语言形式并内嵌到工具的驱动模块以供调用;编写内核驱动模块激活飞腾处理器的性能监控单元,在指定硬件计数器和事件后由性能分析工具读取该事件在目标程序过程中发生的次数.

摘要： 同时多线程(SMT)处理器中,多个线程的指令同时处于流水线的各个阶段,共享处理器的资源,提高处理的资源利用率和指令吞吐率.然而,线程之间的资源竞争制约了处理器的整体性能.共享资源的分配是否合理,直接影响处理器的整体性能.取指部件处于流水线的头部,取指策略能够直接控制各个线程对共享资源的占有率.流水线上的指令数量、分支指令、Cache访问情况等,都是取指策略所要考虑的因素.合理的取指策略,对于有效配置处理器共享资源和提升处理器整体性能具有重要意义.

摘要： 现有的电路质量评价的规范和标准大多数是在20世纪90年代到21世纪初制定的,面对当前工艺的处理器,如果只沿用原有的标准,其潜在的一些质量问题无法暴露,本文主要对当前生产工艺下处理器的失效机理进行了分析,对现有的集成电路鉴定检验流程及方法进行了简单介绍分析,并根据当前处理器的现状提出完善处理器电性能测试项目、稳态寿命试验方法、焊接到PCB板上后的鉴定检验项目方法的建议予以探讨.

摘要： 当前随着处理器技术的发展，处理器复杂度成规模增长，使得处理器验证工作面临巨大挑战。本文提出一种基于UVM方法学的可重用的多语言混合的验证平台,相比传统的验证平台在重用性、随机性方面更强、显著提升了验证效率和质量等特点.现在该平台已应用于一款处理器的高速PCIE接口转换模块,得到了期望的覆盖率,满足设计要求.

摘要： 嵌入式计算机系统被广泛应用于便携式和移动性较强的产品中,而这些产品的低功耗设计的目标是在满足用户对性能需求的前提下,尽可能地降低系统的功耗,延长设备的待机时间.本文首先介绍了嵌入式计算机系统的工作功耗模式,其次通过低功耗微处理器选择、接口驱动电路的设计、电源供给电路设计、动态电源管理、软件低功耗管理等方面介绍了基于ARM处理器的嵌入式计算机系统实现低功耗的方法,最后以Wattch为例简要介绍了处理器的功耗评估方法,并以此为依托,寻求提高嵌入式计算机系统功耗有效性的体系结构,为国产嵌入式系统的低功耗设计提供一定的借鉴与参考.

摘要： 信息基础设备的自主可控是建设安全可靠信息系统的重要支撑.本文建立了一种多维度多层次的关键硬件自主可控度评价模型,基于模型形成了国产关键硬件的自主可控度评价指标体系,并对不同维度和不同指标所占据的权重进行了分析.在此基础上,研究了基于层次分析法的自主可控度评分细则和基于线性加权的自主化率计算方法.最后,选择某型的处理器,进行了实证分析,为建立不同应用领域的自主可控评价方法提供了选择方案.

摘要： 针对武器测试系统中数据采集的高速与实时性要求,提出了一种基于FPGA+ARM的数据采集系统设计方案.该数据采集系统采用FPGA+STM32的协处理器+主控制器方案设计多通道模拟量采集模块,利用FPGA灵活的逻辑可操作性设计实现多通道数据的同步采集,同时设计FIR数字滤波器以提高采集数据的可用性,利用STM32丰富的外设功能和数据处理能力,加入SD卡、USB接口以及以太网接口,用于数据的存储与导出.对主要模块进行仿真与测试,验证了该方案的可行性.

摘要： 针对不同应用领域DSP对向量运算部件并行性、面积、功耗的要求不同,需要对向量运算部件进行参数化设计.本文在X-DSP向量运算部件结构基础上,通过参数化设计来配置不同的向量运算单元(VPE)数目,以实现不同宽度单指令多数据(SIMD)运算.其中,参数化设计主要根据VPE数目,对向量运算部件内部的译码、混洗和规约网络、向量运算部件与标量运算部件之间的共享寄存器和标向量广播网络、向量运算部件与向量数据访存部件之间的读写数据网络进行参数化设计,增强了运算部件的灵活性和可重用性.对参数化后的向量运算部件进行验证及综合,在8PE情况下面积和功耗分别为16PE的57.86％,55.09％.

摘要： 本发明的命令解码器(14)，对每个命令指定与命令的执行有关的运算块和发热系数，并将其存储在发热系数简档(20)中。命令调度器(16)基于数据依存关系调度命令。发热度数加法器(32)与被调度的命令的进行匹配，对保持在运算块发热度数寄存器(22)中的该运算块的发热度数累计加上发热系数。发热度数减法器(34)基于经过时间产生的发热量减去运算块发热度数寄存器(22)的各运算块的发热度数。热点检测器(36)检测运算块发热度数寄存器(22)的发热度数超过了规定的阈值的运算块作为热点，命令调度器(16)使与被判断为热点的运算块执行的有关的命令执行延迟。

摘要： 一种信息信号处理装置，最好使用于将例如SD信号转换成HD信号。空间类和运动类是从关于抽头(tap)的像素数据中提取的，像素数据是从SD信号中选择地提取的并与HD信号的感兴趣部分相对应，关于类的系数类型数据和项选择信息存储在存储器块(135)。通过使用所包括的产生公式，根据系数类型数据和图像质量调节参数h、v，系数产生电路(136)产生关于每个类的系数数据Wi。

摘要： 一种处理器代用品(320/520)，调适成用于多处理器数据处理系统(300/500)的处理节点(S1)，该多处理器数据处理系统(300/500)具有用对应的通信链路耦接在一起并耦接至多个输入/输出装置(330、340、350/530、540、550、560)的多个处理节点(P0、S1)。处理器代用品(320/520)包括第一埠(372、374/620、622)、第二埠(382、384/630、632)、以及互连电路(390、392/608、612、614)。该第一埠(372、374/620、622)包含第一组集成电路端子，该第一组集成电路端子系调适成耦接至用于耦接多个处理节点(310、320/510、520)的(P0)的第一外部通信链路(370/590)。该第二埠(382、384/630、632)包含第二组集成电路端子，该第二组集成电路端子系调适成耦接至用于耦接至多个输入/输出装置(330、340、350/530、540、550、560)的其中一个(350/550)的第二外部通信链路(380/592)。该互连电路(390、392/608、612、614)耦接于该第一埠(372、374/620、622)与第二埠(382、384/630、632)之间。

摘要： 本发明的某些实施例旨在提供用于多核微处理器和某些多处理器系统内的核间和处理器间通信及核间和处理器间信令的高效且容易应用的机制。在本发明的一个实施例中，增强了多核微处理器的核和/或多处理器系统的处理器内的或与之相关联的本地高级可编程中断控制器，以便该本地高级可编程中断控制器可以被配置为当写操作针对共享存储器的特定区域时自动地生成核间和处理器间中断。

摘要： 一种处理器代用品(320/520)，调适成用于多处理器数据处理系统(300/500)的处理节点(S1)，该多处理器数据处理系统(300/500)具有用对应的通信链路耦接在一起并耦接至多个输入/输出装置(330、340、350/530、540、550、560)的多个处理节点(P0、S1)。处理器代用品(320/520)包括第一埠(372、374/620、622)、第二埠(382、384/630、632)、以及互连电路(390、392/608、612、614)。该第一埠(372、374/620、622)包含第一组集成电路端子，该第一组集成电路端子系调适成耦接至用于耦接多个处理节点(310、320/510、520)的(P0)的第一外部通信链路(370/590)。该第二埠(382、384/630、632)包含第二组集成电路端子，该第二组集成电路端子系调适成耦接至用于耦接至多个输入/输出装置(330、340、350/530、540、550、560)的其中一个(350/550)的第二外部通信链路(380/592)。该互连电路(390、392/608、612、614)耦接于该第一埠(372、374/620、622)与第二埠(382、384/630、632)之间。

摘要： 本发明无需大幅度增加电路规模即可实现一种在SIMD处理时不会产生性能下降的混合模式并行处理器系统。把N个可实现SIMD操作的处理元件PE分组成进行MIMD操作的M(＝N÷S)个处理单元PU。MIMD操作时，各个PU内的属于每个PE的共计S个存储器中的P个(P＜S)作为命令超高速缓冲存储器来操作，剩余的存储器作为数据存储器或者数据超高速缓冲存储器来操作。另外，属于每个PE的共计S组的通用寄存器中，1组保持原状作为PU的通用寄存器来操作，剩余的S－1组中T组(T＜S－1)或必要数目组作为命令超高速缓冲存储器的标记保存用寄存器来操作。

摘要： 一种用于对音频信号进行编码的音频编码器，包括：第一编码处理器，用于在频域中对第一音频信号部分进行编码，其中第一编码处理器包括：时间频率转换器，用于将第一音频信号部分转换为具有一直到第一音频信号部分的最大频率的频谱线的频域表示；频谱编码器，用于对频域表示进行编码；第二编码处理器，用于在时域中对第二不同音频信号部分进行编码；交叉处理器，用于从第一音频信号部分的编码的频谱表示中计算第二编码处理器的初始化数据，使得第二编码处理被初始化以对音频信号中按时间紧随第一音频信号部分的第二音频信号部分进行编码；控制器，被配置为分析音频信号并且用于确定第一音频信号部分，以及第二音频信号部分；和编码信号形成器。

摘要： 一种用于对音频信号进行编码的音频编码器，包括：第一编码处理器(600)，用于在频域中对第一音频信号部分进行编码，其中第一编码处理器(600)包括：时间频率转换器，用于将第一音频信号部分转换为具有一直到第一音频信号部分的最大频率的频谱线的频域表示；频谱编码器，用于对频域表示进行编码；第二编码处理器，用于在时域中对第二不同音频信号部分进行编码；交叉处理器(700)，用于从第一音频信号部分的编码的频谱表示中计算第二编码处理器(610)的初始化数据，使得第二编码处理(610)被初始化以对音频信号中按时间紧随第一音频信号部分的第二音频信号部分进行编码；控制器，被配置为分析音频信号并且用于确定音频信号的哪个部分是在频域中编码的第一音频信号部分，以及音频信号的哪个部分是在时域中编码的第二音频信号部分；和编码信号形成器，用于形成编码的音频信号，所述编码的音频信号包括用于第一音频信号部分的第一编码信号部分和用于第二音频信号部分的第二编码信号部分。

摘要： 本发明的某些实施例旨在提供用于多核微处理器和某些多处理器系统内的核间和处理器间通信及核间和处理器间信令的高效且容易应用的机制。在本发明的一个实施例中，增强了多核微处理器的核和/或多处理器系统的处理器内的或与之相关联的本地高级可编程中断控制器，以便该本地高级可编程中断控制器可以被配置为当写操作针对共享存储器的特定区域时自动地生成核间和处理器间中断。

摘要： 一种可以灵活地处理采用各种表示格式的元数据的视频信号处理器。一种处理视频信号的视频信号处理器。该视频信号处理器包括：元数据表示格式识别单元(432)，识别以预定语言描述的元数据的表示格式；转换表选择单元(434)，从预先准备的一个或多个转换表当中选择与所识别的元数据的表示格式对应的转换表；元数据表示格式转换单元(436)，基于所选择的转换表，将元数据的表示格式转换成可由视频处理器处理的表示格式；以及元数据应用处理器(480)，用于基于其表示格式已被转换的元数据，控制对视频信号的处理。这个配置允许视频信号处理器灵活地处理采用任何格式的元数据。