RTL

摘要： 阐述在分析梯形-S型加减速算法原理的基础上,通过使用查找表法,简化了梯形-S型加减速算法的实现,缩减了梯形-S型加减速算法所需的资源占比。基于算法进行仿真验证,搭建实验平台对算法进行证实,并且给出脉冲数据表的设计方法和梯形-S型加减速控制的RTL分析试图。实验分析表明,以查找表的方式进行梯形-S型加减速控制可以有效地减轻柔性冲击、提高控制精度、系统实时性高、占用FPGA资源少。

摘要： 阐述在分析梯形-S型加减速算法原理的基础上,通过使用查找表法,简化了梯形-S型加减速算法的实现,缩减了梯形-S型加减速算法所需的资源占比.基于算法进行仿真验证,搭建实验平台对算法进行证实,并且给出脉冲数据表的设计方法和梯形-S型加减速控制的RTL分析试图.实验分析表明,以查找表的方式进行梯形-S型加减速控制可以有效地减轻柔性冲击、提高控制精度、系统实时性高、占用FPGA资源少.

摘要： RTL是卢森堡的一个媒体集团,在10个国家拥有54家电视台和29个广播电台,是欧洲最大的广播电视公司之一,他们制作了众多世界知名的电视节目,如X音素(The X Factor)等。本项目是RTL位于柏林的音频中心,由来自瑞士的Evolution Design设计团队设计完成。

摘要： 高层次综合(High Level Synthesis,HLS)是一种使用诸如C/C++等高级语言来设计和开发硬件(Hardware,HW)的技术.一种汽车雷达信号处理算法的HLS模型已经被开发出来且作为HLS模型和现有的硬件描述语言(Hardware Description Language,HDL)模型之间的对比.尽管HLS目前相当地受欢迎,但是用来评估HLS的应用程序往往很小.使用基于HLS的设计方法学综合设计出了一个汽车雷达信号处理系统,该系统具有中到高的复杂度,把综合结果与基于RTL的设计进行比较.使用了许多技术使高级程序模型准备好进行综合,同时优化速度和Xilinx Vivado HLS计算机辅助设计(Computer-Aided Design,CAD)工具的资源使用情况.与基于RTL的设计相比,该课题实现了2倍的加速,同时使得设计时间从大约16周减少到6周.FPGA的资源利用率虽然增加但仍低于FPGA可用总资源的5％.

摘要： 美国《现代轮胎经销商》（www.moderntiredealer.com）2018年3月9日报道：在美国乔治亚州亚特兰大举办的美国载重汽车运输协会的技术和维护理事会年会上重型载重汽车（HDT）杂志社向马朗贡尼颁发了2018 20大产品奖,如图1所示。

摘要： 现如今,低功耗成为VLSI设计中主要考虑的因素.尤其在消费类电子产品,已经选择使用电池来供电(主要是锂电池).由于电池设备(尤其是可充电池)的物理性质,使得电池无法做的很小,同时电池容量还要很大,因此低功耗优化设计就变得尤为重要.本文基于低功耗优化设计思想出发,主要对寄存器传输级时钟门进行了具体的分析.在没有启动信号的情况下使用的总线专用时钟门控(BSC)、基于阈值的时钟门控(TCG)、优化总线专用时钟门控(OBSC).另外,通过实验对比分析得知OBSC相比于非CG电路减少了26.95％电源电路.与门隔离式给出的最大功率在减少,减少到17.67％,只有3.17％的延迟增加.最终,通过对寄存器传输级时钟门的改进,希望能够对VLSI的低功耗设计提供一定的帮助.

摘要： Imagination Technologies宣布推出MIPSfpga2．0，这是其非常成功的CPU教育基础架构的新版本。MIPSfpga2．0可为计算机架构教学提供一套完善的教材——包括完整、开放地存取MIPSCPU，让学生能看到实际的RTL程序代码并研究处理器的内部运行。MIPSfpga2．0是Imagination大学计划（IUP）的一部分，此计划旨在提供给学生使用商用CPU架构进行学习的独特机会。

摘要： 随着大数据时代的到来,人们对微处理器可靠性的要求也越来越高,同时处理器芯片内电路密度的增大使其更易受到软差错的侵害,因此软差错影响下的电路可靠性问题显得尤为重要.针对这一问题,从系统结构级、RTL、门级及电路级4个抽象层次进行了全面的分析,并在每个抽象层次上依据方法属性做了分类介绍和比较.

摘要： 随着SoC技术的不断发展以及集成应用设计规模和复杂度的不断提升,使用传统的RTL设计方法难度越来越大.高级综合技术(High-level synthesis,HLS)可以实现将C语言描述的算法级设计自动转换成HDL语言描述的寄存器级设计.使用Synphony C Compiler综合工具进行RS编、译码算法设计,利用综合工具快速的架构探索以及高效的验证方法,在综合性能、面积、功耗等要求之后,完成算法C语言到Verilog HDL语言的快速转换.这种设计方法大大缩短了设计周期.

摘要： 介绍了一种使用Matlab和ISE工具联合进行逻辑设计的方法。该方法先使用Matlab编写好算法设计程序，再用Xilinx ISE软件包中的AccelDSP工具完成验证算法浮点运算效果，分析程序，将源程序量化生成定点程序，验证算法定点运算效果，将定点程序转换成RTL设计，验证RTL，综合RTL等功能。最终的设计能够直接在相应的硬件器件上运行。

摘要： 介绍了一种使用Matlab和ISE工具联合进行逻辑设计的方法。该方法先使用Matlab编写好算法设计程序，再用Xilinx ISE软件包中的AccelDSP工具完成验证算法浮点运算效果，分析程序，将源程序量化生成定点程序，验证算法定点运算效果，将定点程序转换成RTL设计，验证RTL，综合RTL等功能。最终的设计能够直接在相应的硬件器件上运行。

摘要： 介绍了一种使用Matlab和ISE工具联合进行逻辑设计的方法。该方法先使用Matlab编写好算法设计程序，再用Xilinx ISE软件包中的AccelDSP工具完成验证算法浮点运算效果，分析程序，将源程序量化生成定点程序，验证算法定点运算效果，将定点程序转换成RTL设计，验证RTL，综合RTL等功能。最终的设计能够直接在相应的硬件器件上运行。

摘要： 介绍了一种使用Matlab和ISE工具联合进行逻辑设计的方法。该方法先使用Matlab编写好算法设计程序，再用Xilinx ISE软件包中的AccelDSP工具完成验证算法浮点运算效果，分析程序，将源程序量化生成定点程序，验证算法定点运算效果，将定点程序转换成RTL设计，验证RTL，综合RTL等功能。最终的设计能够直接在相应的硬件器件上运行。

摘要： 介绍了一种使用Matlab和ISE工具联合进行逻辑设计的方法。该方法先使用Matlab编写好算法设计程序，再用Xilinx ISE软件包中的AccelDSP工具完成验证算法浮点运算效果，分析程序，将源程序量化生成定点程序，验证算法定点运算效果，将定点程序转换成RTL设计，验证RTL，综合RTL等功能。最终的设计能够直接在相应的硬件器件上运行。

摘要： 介绍了一种使用Matlab和ISE工具联合进行逻辑设计的方法。该方法先使用Matlab编写好算法设计程序，再用Xilinx ISE软件包中的AccelDSP工具完成验证算法浮点运算效果，分析程序，将源程序量化生成定点程序，验证算法定点运算效果，将定点程序转换成RTL设计，验证RTL，综合RTL等功能。最终的设计能够直接在相应的硬件器件上运行。

摘要： 本发明公开了一种将超图结构转RTL级HDL文件的方法及装置；该方法包括：获取原始RTL级HDL文件的总语法树结构、超图结构文件和超图分割结果；基于总语法树结构构建初始顶层模块；基于超图结构文件和超图分割结果，将子语法树结构中的第一目标模块进行删除、第二目标模块还原为时序逻辑模块、第三目标模块还原为组合逻辑模块；基于超图结构文件，以Map数据结构存储模块互联关系；基于模块互联关系，调整对应FPGA的内外端口，以使子语法树结构能够被例化为完整的FPGA；基于调整后的各个子语法树结构和初始顶层模块生成转换后的RTL级HDL文件。本发明可以将超图分割结果高效、准确地还原至HDL语言的RTL级设计。

摘要： 本发明公开一种半带插值滤波器RTL模型自动生成方法，属于数字滤波器领域。RTL模型生成器从文件coefficient.txt和parameter_input.txt中读取滤波器的配置信息，计算滤波器组件模型的全部参数，将生成的参数保存在文件parameter_output.txt中；RTL模型生成器读取滤波器系数文件，根据步骤1中计算的滤波器组件模型的参数生成全部滤波器组件的RTL模型；抓取RTL源代码，打印testbench文件，生成测试环境。

摘要： 本发明公开一种RTL模型自动生成方法，属于数字滤波器技术领域。读取滤波器浮点系数和配置信息，实现滤波器浮点系数的归一化检查、滤波器浮点系数定点化和定点化系数归一化检查；根据定点化系数和配置信息，分析并打印4路并行流水线结构RTL模型，同时计算RTL模型和理论模型之间的误差；抓取RTL源代码，打印testbench文件。本发明根据提供的半带抽取滤波器浮点数系数及数据位宽要求，自动生成4路并行RTL代码和testbench测试代码，同时还能计算出RTL模型和理论模型之间的误差，能够协助开发者快速高效的进行高速半带抽取滤波器设计和验证，大幅缩短开发周期。

摘要： 本发明提供一种行为级描述到RTL描述的CCC编译器，包括CCC输出子模块A、CCC输出子模块B和CCC输出子模块C，所述行为级描述采用C语言描述，所述CCC输出子模块A、CCC输出子模块B和CCC输出子模块C用于将C语言描述转换为RTL描述，所述CCC输出子模块A中包含进程1和进程2，所述CCC输出子模块B中包含进程3，所述进程2通过内存访问函数与外部内存模块连接，所述CCC输出子模块C中包含接口函数和共享接口函数，所述进程1与接口函数接线连接，所述进程2、进程3均与共享接口函数接线连接。能够直接将行为级描述映射为RTL描述，降低工作量，避免出错，缩短开发周期。

摘要： 本发明公开了一种基于先验信息的RTL逻辑划分方法。该方法包含步骤S1：导入多模互连FPGA平台的FPGA数量、资源情况；S2：导入用户设计及用户设计中各模块之间的先验信息；S3：依据先验信息，分析用户设计，得到用户设计的资源情况表和互连需求表；S4：依据资源情况表和互连需求表及多模互连FPGA平台资源情况对用户设计进行划分；S5：对用户设计划分进行验证，输出划分结果。该方法依据用户设计的先验信息，在划分时充分考虑用户设计的信号连接属性和FPGA之间的物理连接属性的匹配度，在RTL级对用户设计进行划分，使得对用户设计的划分结果更加匹配多模互连FPGA平台的特性，大大提高平台的仿真性能。

摘要： 本发明公开了一种基于多FPGA系统的并行RTL综合方法、存储介质。其中基于多FPGA系统的并行RTL综合方法，包括：根据顶部节点对被测试设计的各个实例进行遍历创建层次树；并行遍历所述层次树对每一个模块进行唯一化处理，并记录唯一化处理后的模块的哈希值；以模块为单位，对各模块进行并行细化和逻辑映射，将各模块对应的被测试设计从RTL转换为门级电路；将各个模块对应的门级电路合并为一个整体形成层次化网表；统计层次化网表所消耗的资源，并根据资源约束自动选择超图单元；采用分割工具进行分割，形成各个FPGA对应的网表。本发明实现了RTL的并行综合处理，不仅可以应对大规模的集成电路，同时还可以提高仿真验证效率。

摘要： 本发明提供一种RTL仿真方法及相关装置，方法包括：获取UVM仿真测试中未覆盖的目标RTL代码，并确定目标RTL代码对应的被测器件；利用目标RTL代码中包含的目标输出信号及目标信号值为Formal平台生成Property数据；将Formal平台与被测器件的输入端和输出端建立信号连接并启动Formal验证流程，以使Formal平台按穷举方式向输入端发送输入信号值；当Formal平台利用输出端的输出信号值确定Property数据可被覆盖时，利用Property数据被覆盖时对应的目标输入信号值生成定向激励序列；将定向激励序列注入UVM环境，以使UVM环境利用定向激励序列对目标RTL代码重新进行UVM仿真测试；可利用Formal验证的方式对常规仿真未覆盖的RTL代码进行覆盖验证，进而提升对RTL代码的仿真分析效率。

摘要： 本发明公开了一种芯片RTL验证阶段Tarmac日志分析方法，所述方法包括以下步骤：从Tarmac日志文件中读取日志信息并进行处理转换，将结果写入转换日志列表；解析转换日志列表中每个条目生成调用树数据结构；解析调用树数据结构并将调用树写入文件；一种新的Tarmac日志解析工具，它能够提供以下便利，从而促进提高RTL仿真验证效率：解析输出完整函数调用树，提供了从软件角度分析问题的快捷工具；统计每次函数调用开销‑方便支持函数级的性能优化，以减少仿真时间。

摘要： 本发明公开一种级联半带滤波器RTL自动生成系统及方法，属于数字集成电路设计领域，包括级联半带滤波器设计模块、级联半带滤波器RTL生成模块和级联半带滤波器测试平台生成模块；级联半带滤波器设计模块根据用户需求参数，基于Matlab进行级联半带滤波器设计，并将设计参数传递给级联半带滤波器RTL生成模块；级联半带滤波器RTL生成模块读取设计参数，并基于Python自动生成级联半带滤波器RTL代码，并将RTL代码传递给级联半带滤波器测试平台生成模块；级联半带滤波器测试平台生成模块读取生成的半带滤波器RTL代码，并基于Python与Matlab自动生成级联半带滤波器测试平台。本发明提供了一套级联半带滤波器参数设计、RTL设计、测试平台设计的自动生成方案，具有广阔的发展空间。

摘要： 本发明提供了一种芯片寄存器RTL代码的生成方法及装置，方法包括：获取芯片的端口信号列表；端口信号列表包括若干个信号的信号属性，信号属性至少包括寄存器标记，寄存器标记用于通过指定偏移地址或自动偏移地址来表征对应信号是否与寄存器相关联；根据寄存器标记，确定端口信号列表中与寄存器相关联的目标信号；基于目标信号所对应寄存器标记中的指定偏移地址或自动偏移地址，生成偏移地址字典；偏移地址字典中包括目标信号的相关信息，相关信息至少包括偏移地址；根据偏移地址字典中的偏移地址对偏移地址字典进行逐域处理，生成寄存器文档；根据寄存器文档中每一行的代码逻辑，生成寄存器RTL代码。本方案能够提高寄存器RTL代码的生成效率和准确度。