可测试性设计

摘要： 处理器芯片是电子信息产业的基石,应用驱动逐渐成为后摩尔时代处理器芯片发展的一大趋势.大量直接面向应用领域的专用处理器芯片定制需求,将芯片设计推向更高抽象层次,甚至应用软件端.而依赖于现有电子设计自动化(EDA)技术,设计与制造一款处理器芯片涉及到多个环节,包括体系结构设计、外围IP模块选型、前端逻辑设计、可测试性设计、后端物理设计、流片与封装测试等,每个环节都需要相当多的资金、人力与时间投入.发展处理器芯片敏捷设计方法与关键技术,对于解决芯片设计的门槛高、投入大、周期长以及工具链被国际EDA巨头长期垄断等难题具有重大的意义.为进一步推动我国学者在处理器芯片敏捷设计领域的研究,及时报道我国学者在处理器芯片敏捷设计方面的最新研究成果,《计算机研究与发展》将于2023年6月出版计算机体系结构专题——处理器芯片敏捷设计研究,主要聚焦促进处理器芯片敏捷设计的方法理论、EDA关键技术、典型处理器芯片设计应用案例等创新性研究,欢迎相关领域的专家学者和科研人员踊跃投稿.

摘要： 测试结构设计是集成电路(IC)测试的基础问题也是关键问题,而设计满足当代IC需求的测试结构对降低芯片成本、提高产品质量、增加产品竞争力具有十分重要的意义,为此提出了环形链轮询复用测试端口的测试结构RRR Scan.该结构将扫描触发器设计成多个环形链,环形链可工作于隐身模式、循环移位模式和直链扫描模式.循环移位模式实现了测试数据的重用,可减小测试集规模;隐身模式则可缩短测试数据移位路径,大幅降低测试移位功耗,因此该结构是具有数据重用和低功耗性质的通用测试结构.另外,该结构可将物理上相近的扫描单元设置于同一环形链内,布线代价不大.隐身模式使得测试数据的移位路径长度和时延均有所减小.实验结果表明,RRR Scan结构可大幅降低测试移位功耗,对于S13207电路,其移位功耗仅为扫描直链的0.42％.

摘要： Mentor, a Siemens business(Mentor)近日宣布在其TessentTM SiliconInsightTM 产品中引入ATEConnectTM技术,用于IC 调试和调通。ATE-Connect技术创建了行业标准接口,以消除测试仪专用软件与可测试性设计(DFT)平台之间的通信障碍。这项新技术加速了IJTAG 器件调试,加快了产品投入量产,缩短了5G 无线通信,自动驾驶和人工智能产品上市时间。Mentor 还宣布Teradyne的UltraFLEX 测试解决方案通过其PortBridge 技术,完全支持新的Mentor 接口。

摘要： 本文介绍了边界扫描技术的工作原理,论述了基于边界扫描技术的电路板可测性设计在信号链路以及信号接口方面需要重点考虑的一些问题,研究了如何保证经过可测试性设计后的电路板测试最有效的难题.此外,文中还给出了基于边界扫描技术的电路板可测性设计在工业领域和铁路行业应用的前景.

摘要： 测试点优化选择是复杂装备测试性设计的重要环节,本文提出一种用于解决测试点优化选择问题的离散萤火虫算法(DFA).首先建立了测试点优化选择问题的数学模型,接着对传统的萤火虫算法(FA)进行了离散化改进,给出了离散化萤火虫算法的实施步骤,并分析了不同的吸引度函数和二值化函数(sigmoid和tanh函数)对算法结果的影响.最后针对5个不同规模的实际系统验证了离散萤火虫算法的有效性,并与粒子群算法(PSO)和遗传算法(GA)等传统的元启发式搜索算法的计算性能进行了比较分析.结果显示:在满足系统要求的故障检测率和故障隔离率的前提下,利用本文提出的离散萤火虫算法得到的5个系统测试代价最优值分别比PSO算法和GA算法平均降低了10.1%和14.6%.实验结果表明:离散萤火虫算法能快速收敛到更高质量的全局最优解,避免过早收敛而陷入局部最优值,对于解决大型复杂装备的测试点优化选择问题具有很好的应用前景.%Optimization selection of test points is an important step of testability design for complex equipment, so a Discrete Firefly Algorithm(DFA) used for solving optimization selection problem of test points was proposed.First of all, the mathematical model of optimization selection problem of test points was built, then discretization improvement was conducted on the traditional firefly algorithm, and the implementation steps of the DFA were given, later the effect of different attraction functions and binarization functions (sigmoid and tanh functions) on the result of the algorithms was also analyzed.Finally, The DFA was applied to five real systems with different sizes to verify the effectiveness, and the computational efficiency of DFA was compared with particle swarm optimization (PSO) and genetic algorithm (GA).In premise of complying with fault detection rate and fault isolation rate the system requires, optimal value of test cost for 5 systems from proposed DFA respectively reduced by 10.1% and 14.6% compared with PSO algorithm and GA algorithm.The experimental result shows: DFA can quickly converge to the global optimal solution of higher quality, and it can avoid trapping into local optimal solution, so it has very good application prospect to solve optimization solution problem of test points for large-scale complex equipment.

摘要： At the beginning of the test equipment design of a certain type of military consider testability requirements, through optimizing the system structure and system design, for the purpose of convenient test from the system level by using the method of fault tree analysis of the testability test equipment and verify, can provide reference for the development of other test equipment.%在某型军用测试设备设计的初期就考虑可测试性要求,通过优化系统结构并以方便测试为目的进行系统设计,通过故障树的方法从系统层面对测试设备的可测试性进行分析并验证,可为其它测试设备的研制提供参考.

摘要： ASIC集成电路设计开发中的瑕疵与电路故障是芯片实现的最大困难,本文详细介绍了基于130nm工艺的卫星导航抗干扰A/D芯片的可测性设计,并从测试的覆盖率、成本等方面提出了优化改进方案,该方案的测试覆盖率最高可达99.93%,并缩减了测试时间和成本,该芯片顺利通过量产,证明了可测试性设计的有效性.

摘要： 为提高系统可测试性设计过程中的测点布局优化效率,提出了一种基于多信号流图与差分进化算法的测点布局优化方法。该方法首先建立基于多信号流图的系统模型,随后根据系统模型获得测试与故障模式的依赖矩阵,最后根据测点布局对探测率、隔离率和测点数量等方面的灵活需求,通过依赖矩阵和差分进化算法寻找最优测点组合。仿真实验和真实应用案例均证明了该方法的有效性。同时,与基于遗传算法的同类方法的对比实验,还证明了本文方法能更快且更稳定地找到最优测点组合,因此更适用于大型复杂系统的设计。

摘要： 本文通过对航空装备三级检测需求进行分析,得出各级需求对应的可测试性设计解决方案,可有效提高装备测试覆盖率,为今后提高可测试性设计水平提供了依据.可测试性设计(DFT)，是指以不影响产品功能为条件，在设计过程中充分考虑测试、检验和维修等各要素，以减少产品制造成本、简化工艺流程、减少维修成本、减少测试开发时间为目标的设计。测试性工程属于系统工程，当前航空装备测试性设计和验证技术多处于理论研究阶段，需要在测试性设计与建模技术；故障诊断技术；测试性试验与评估技术等方面取得突破。本文根据航空装备三级检测要求，研究了各级测试的方案，证明测试覆盖率满足指标要求，可为今后产品测试性设计提供依据。

摘要： 可测试性设计是提升系统研制效率和测试品质的重要方法.本文在分析基于内部总线的卫星控制系统的特点的基础上,给出了基于内部总线的卫星控制系统可测试性设计的分层递阶结构,初步探讨了系统内部单机可测试性设计方法, 初步分析了基于总线的卫星控制系统的系统级可测试性设计.最后利用TEAMS软件结合实例进行了可测试性设计仿真评估,评估结果证明了这种可测试性设计方法的有效性.

摘要： 本文结合曙光6000全局集合通信芯片的结构特点与测试需求,为该芯片制定出了一套完整的可测试性设计(DFT)方案,包括普通扫描、实速扫描、存储器内建自测试(MBIST)、边界扫描、测试压缩等.随着DFT的引入,如何为各工作模式提供需要的时钟,并实现多模式在多工艺角(corner)下的时序收敛成为我们面临的一大挑战.本文专门设计了一个片上时钟控制(OCC)模块,并为方便时序收敛做了提前的考虑与设计.除此之外,为保证芯片品质,重点对故障覆盖率进行了优化.较低的测试功耗与成本也增加了该DFT方案的可行性.通过对芯片样片的实际测试表明,芯片内所设计的各种DFT测试结构均可正确工作.筛选出的ASIC芯片已能通过功能测试,从而证明了该DFT设计方案的正确性和有效性.

摘要： 当今集成电路的复杂度和集成度越来越高,测试维护费用和时间成本也越来越高,产品可测试性设计成为产品设计的重中之重.针对某混合信号集成电路的结构功能特点,利用边界扫描技术,对其进行可测试性设计和改造,在原有电路的基础上增加故障注入电路、边界扫描链路、扫描控制电路,设计出一个测试性验证平台,然后结合边界扫描器件置换、簇测试、AD/DA测试等方法提高该混合信号集成电路的故障覆盖率.在测试性验证平台通过一系列故障注入实验完成系统测试性验证,测试结果与理论预期相同.结论表明:该可测试性设计技术对该类混合信号集成电路的故障检测与隔离能力,提高了电路课观测性,对系统监控、测试和故障定位有重要意义.

摘要： 可测试性设计对于提高载人航天故障检测和故障诊断能力,减少系统的维修时间,提高系统可用性,保障系统执行任务的可靠与安全具有重要意义.本文分析了载人航天可测试性设计现状,提出了适应航天产品的可测试性设计方法,并以某飞行器控制器为例进行了可测试性建模分析,表明了此方法在载人航天可测试性设计应用中可行、有效.

摘要： 高码率、高可靠性、高灵活性、高可测试性是航空、航天飞行器电子信息通信的基本性能要求.本文介绍了国内外主流航空、航天器的数据通信机制,通过分析网络协议,同时结合天地信息网络一体化设计的军用需求,提出了一种基于改进实时以太网的通用网络通信架构,同时对该套测试框架下的系统可测试性进行了讨论.最后,文章给出了基于实时性以太网的系统级可测试性解决方案.

摘要： 机内测试BIT(built-in test)是一种能显著提高系统测试性和诊断能力的重要技术,是实现可测试性设计的重要技术手段之一.详细阐述了机内测试技术的定义、特点、分类、设计内容以及设计流程等.BIT技术能够提高故障诊断精确性、显著地缩短诊断时间、降低维修保障成本和对维修人员的技能要求，从而提高装备的完好率，对武器装备的发展起到非常重要的作用.

摘要： 文章对遥感技术和试验测试技术的关联进行探索，论述了全寿命周期内遥感技术的试验与测试、遥感器的主要测试内容,以及对遥感技术可测试性设计要求，并探索对遥感技术试验验证采用以知识为主的仿真试验或基于虚拟现实为基础的试验验证技术，最后文章简要的介绍了数据融合技术在遥感技术中的应用.

摘要： 本文提出一种基于FDR编码高效测试数据压缩的扫描树结构.首先,我们分析了扫描树技术和FDR编码技术结合的高效性.然后,我们提出了一种扫描树构造方法来降低确定位的数目,以进一步提高FDR编码的效率.实验结果表明,对于大的ISCA89电路,我们提出扫描树与FDR,ALT-FDR结合的方法比仅使用FDR,ALT-FDR平均分别多降低了16.65％,14.73％.我们提出的方法也优于当前的基于编码的方法.

摘要： 本文提出一种基于FDR编码高效测试数据压缩的扫描树结构.首先,我们分析了扫描树技术和FDR编码技术结合的高效性.然后,我们提出了一种扫描树构造方法来降低确定位的数目,以进一步提高FDR编码的效率.实验结果表明,对于大的ISCA89电路,我们提出扫描树与FDR,ALT-FDR结合的方法比仅使用FDR,ALT-FDR平均分别多降低了16.65％,14.73％.我们提出的方法也优于当前的基于编码的方法.

摘要： 可藉由让运作参数假定运作参数数值而配置微电子电路的效能。运作方法包含选择性设定该微电子电路进入与该微电子电路的正常运作模式不同的测试模式、以及利用该测试模式输入由测试输入数值所组成的测试输入信号进入该微电子电路内的一个或更多个适应性处理路径。适应性处理路径包含处理逻辑和缓存器电路，处理逻辑和缓存器电路配置成从输入至处理逻辑和缓存器电路的输入数值产生输出数值。这种适应性处理路径的效能可藉由让运作参数假定运作参数数值而加以配置。该方法包含让该一个或更多个适应性处理路径根据输入至它们的个别测试输入数值形成测试输出数值、以及藉由收集由该一个或更多个适应性处理路径所给定的该测试输出数值形成一组测试输出信号。该方法包含检查该组测试输出信号、以及根据该检查形成测试结果、以及使用该测试结果以选择和设定用于该运作参数的运作参数数值。

摘要： 本发明提出一种降低小延迟缺陷过测试的热驱动可测试性设计结构，包括：n个扫描链组，其中，每个扫描链组包括k个子扫描链，k个子扫描链由电路中的每条原始扫描链划分得到；n个多路输出选择器DMUX，n个DMUX一一对应地设置在n个扫描输入端和n个扫描链组的输入端之间；n个第一多路复用器MUX，n个MUX一一对应地设置在n个扫描输出端和n个扫描链组的输出端之间；控制单元，用于控制n个扫描链组中的k个子扫描链依次进行测试。根据本发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构可以有效降低小延迟缺陷过测试。

摘要： 本发明提供一种片上多核处理器的测试电路及其可测试性设计方法，其中测试电路包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。本发明根据片上多核处理器的特点进行了优化设计，充分利用了片上数据通路的带宽，降低了测试成本，减少了片上数据通路中传输数据包的数目，所以大大降低了大量活跃数据包导致的额外功耗开销，并且大大缩短了测试时间。

摘要： 本发明提供了一种用于FPGA内嵌IP的可测试性设计方法，所述可测试性设计方法包括：接收设计文件和综合库，进行逻辑综合生成综合后的网表；接收所述综合后的网表，插入第一寄存器链并生成插链后的网表；接收并修改所述插链后的网表，插入第二寄存器链并生成修改后的网表；接收所述修改后的网表，生成测试向量并完成仿真。本发明的可测试性设计方法，其通过插入第二寄存器链，以改变内嵌IP的输入激励，从而使内嵌IP内的缺陷可通过DFT用例检测；且在避免对内嵌IP的电路结构做重大修改的前提下，可以明显提升内嵌IP的DFT测试覆盖率。

摘要： 本申请实施例提供一种用例生成方法及装置、测试方法、可测试性设计方法，涉及芯片测试技术领域。该用例生成方法包括：通过预设约束文件对低速模块进行综合，以得到综合后的低速模块；基于插入扫描链后的编译工具和所述综合后的低速模块生成SPF文件；获取所述综合后的低速模块中捕获模式的目标频率；基于所述目标频率修改所述SPF文件中的参数，并基于修改后的SPF文件生成测试用例。该方法在预设约束文件中未定义扫描时钟，并通过修改SPF文件中的参数，从而可以降低扫描测试的捕获模式的频率，可以使得低速模块和高速模块可以一起进行测试。进而可以减小综合低速模块所得的面积，从而减少测试成本，还可以提高测试覆盖率。

摘要： 本发明涉及了一种基于测试授权验证的保护加密芯片免受扫描攻击的低开销可测试性设计结构。在常规扫描设计结构的基础上，该安全的可测试性设计结构引入了测试授权验证逻辑，并借助于扫描链暂存测试授权密钥，要求在测试时先从向扫描链中加载测试授权密钥。只有加载了正确的试授权密钥，芯片测试才能正常进行。如果攻击者不了解正确的测试流程、没有正确的试授权密钥，那么他就不能在规定的时间内向扫描链中加载正确的测试授权密钥，从而不能从输出端观测到扫描链真实的状态，也就无法开展基于扫描的非入侵式攻击。本发明在不影响电路性能和测试质量的前提下，能够抵御各种基于扫描的非入侵式攻击。

摘要： 本发明提出一种降低小延迟缺陷过测试的热驱动可测试性设计结构，包括：n个扫描链组，其中，每个扫描链组包括k个子扫描链，k个子扫描链由电路中的每条原始扫描链划分得到；n个多路输出选择器DMUX，n个DMUX一一对应地设置在n个扫描输入端和n个扫描链组的输入端之间；n个第一多路复用器MUX，n个MUX一一对应地设置在n个扫描输出端和n个扫描链组的输出端之间；控制单元，用于控制n个扫描链组中的k个子扫描链依次进行测试。根据发明实施例的降低小延迟缺陷过测试的热驱动可测试性设计结构可以有效降低小延迟缺陷过测试。

摘要： 本发明提供一种片上多核处理器的测试电路及其可测试性设计方法，其中测试电路包括：测试外壳寄存器链、待测芯核连接电路、片上数据通路连接电路以及控制逻辑电路；所述待测芯核连接电路是连接在所述测试外壳寄存器链与待测芯核之间的互连电路，所述片上数据通路连接电路是连接在所述测试外壳寄存器链与片上数据通路之间的互连电路；所述控制逻辑电路控制所述待测芯核连接电路和片上数据通路连接电路中的数据流向。本发明根据片上多核处理器的特点进行了优化设计，充分利用了片上数据通路的带宽，降低了测试成本，减少了片上数据通路中传输数据包的数目，所以大大降低了大量活跃数据包导致的额外功耗开销，并且大大缩短了测试时间。

摘要： 本发明公开了边界扫描设计环境下一种保护AES密码芯片免受扫描攻击的可测试性设计结构。该安全的可测试性设计结构在常规边界扫描设计结构的基础上引入了移位使能逻辑、扫描链模式切换复位逻辑和密钥隔离逻辑。移位使能逻辑用于在功能模式下禁用扫描移位操作；扫描链模式切换复位逻辑使芯片在从功能模式切换到测试模式时首先执行一次复位操作，从而保护了存储在扫描链中的机密信息；密钥隔离逻辑用于在测试模式下隔离加密密钥，从而阻止攻击者在测试模式下获取密钥信息。本发明没有引入新的输入、输出信号，仅需要很少的硬件开销，能够对芯片进行自动保护，在不折损电路可测试性的前提下，能够抵御所有潜在的基于扫描的侧信道攻击。

摘要： 本发明提供了一种用于FPGA内嵌IP的可测试性设计方法，所述可测试性设计方法包括：接收设计文件和综合库，进行逻辑综合生成综合后的网表；接收所述综合后的网表，插入第一寄存器链并生成插链后的网表；接收并修改所述插链后的网表，插入第二寄存器链并生成修改后的网表；接收所述修改后的网表，生成测试向量并完成仿真。本发明的可测试性设计方法，其通过插入第二寄存器链，以改变内嵌IP的输入激励，从而使内嵌IP内的缺陷可通过DFT用例检测；且在避免对内嵌IP的电路结构做重大修改的前提下，可以明显提升内嵌IP的DFT测试覆盖率。